[发明专利]半导体器件和包括半导体器件的存储模块

权利要求书

1.一种半导体器件，包括：

多个芯片，所述多个芯片配置为检查多个图案信号的奇偶校验位，并储存通过所述奇偶校验位的检查而生成的测试结果信号，并且配置为当从所述测试结果信号中的任一个检测到错误时输出错误检测信号；以及

测试焊盘，所述测试焊盘配置为将从所述多个芯片接收的错误检测信号输出到外部部件，

其中，所述多个芯片共同耦接到至少一个连接线，使得：当从所述多个芯片中的至少一个芯片输出所述错误检测信号时，输出的错误检测信号通过所述测试焊盘被输出，

其中，所述多个图案信号包括预定数量的被激活的比特位，

其中，所述多个芯片中的每一个包括：

缓冲电路，所述缓冲电路配置为缓冲命令、地址、至少一个芯片ID信号和芯片选择信号，并且配置为响应于测试信号而输出所述多个图案信号；

奇偶校验检查电路，所述奇偶校验检查电路配置为通过检查所述多个图案信号的奇偶校验位来输出所述测试结果信号和所述错误检测信号；

储存电路，所述储存电路配置为将所述测试结果信号储存在其中；以及

寄存器，所述寄存器配置为储存所述储存电路的输出信号，并且在读取操作期间将储存的测试信息输出到外部部件。

2.根据权利要求1所述的半导体器件，其中，所述错误检测信号响应于测试所述连接线的连通性的结果而被输出。

3.根据权利要求1所述的半导体器件，其中，所述多个芯片配置为通过共同连接的第一连接线接收所述地址的第一部分，并且配置为通过共同连接的第二连接线接收所述命令和除所述地址的第一部分之外的所述地址的其余部分。

4.根据权利要求1所述的半导体器件，其中，所述多个芯片配置为共同接收所述至少一个芯片ID信号、所述测试信号和所述芯片选择信号。

5.根据权利要求1所述的半导体器件，其中，所述多个芯片配置为通过检查所述多个图案信号之中的激活的奇偶校验位的数量是否为偶数来确定是否存在错误。

6.根据权利要求1所述的半导体器件，其中，所述缓冲电路包括：

第一缓冲器，所述第一缓冲器配置为缓冲所述命令、所述地址、和所述至少一个芯片ID信号；

第二缓冲器，所述第二缓冲器配置为缓冲所述芯片选择信号；

第一延迟电路，所述第一延迟电路配置为通过延迟所述第一缓冲器的输出信号来输出延迟信号；

第二延迟电路，所述第二延迟电路配置为通过延迟所述第二缓冲器的输出信号来输出延迟选择信号；

锁存电路，所述锁存电路配置为在所述测试信号的激活期间响应于所述延迟选择信号而锁存所述延迟信号，以及输出所述多个图案信号。

7.根据权利要求1所述的半导体器件，其中，所述奇偶校验检查电路配置为通过检查所述多个图案信号的奇偶校验位之中的逻辑值“1”的数量是否为偶数来检测错误。

8.根据权利要求1所述的半导体器件，其中，所述奇偶校验检查电路包括：

奇偶校验电路，所述奇偶校验电路配置为通过逻辑组合所述多个图案信号的奇偶校验位来输出所述测试结果信号；以及

测试结果输出电路，所述测试结果输出电路配置为当从所述测试结果信号检测到错误时激活所述错误检测信号，并输出激活的错误检测信号。

9.根据权利要求1所述的半导体器件，其中，所述储存电路包括：

多个日志信息锁存器，所述多个日志信息锁存器配置为响应于所述测试结果信号而储存所述多个图案信号之中的关于错误图案信号的信息。

10.根据权利要求1所述的半导体器件，其中，所述寄存器配置为储存关于所述测试结果信号的信息，并且包括多用途寄存器，所述多用途寄存器在读取信号的激活期间输出储存的信息作为预定图案数据。