[发明专利]半导体存储装置

说明书

实施方式的半导体存储装置具有：第1配线层，包含沿第1方向延伸的第1电极、及沿第2方向延伸且与第1电极的一端相接的第2电极；第2配线层，包含与第1电极在第2方向上相邻地配置且沿第1方向延伸的第3电极、及沿第2方向延伸且与第3电极的一端相接的第4电极；第1半导体层，设置在第1电极与第3电极之间，且沿与半导体衬底垂直的第3方向延伸；第1存储部，设置在第1半导体层与第1电极之间；第2存储部，设置在第1半导体层与第3电极之间；及第1位线，设置在第1半导体层的上方，沿第1方向延伸，且与第1半导体层电连接。

相关申请案

本申请案享有以美国临时专利申请案62/712,573号(申请日：2018年7月31日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。

技术领域

实施方式主要涉及一种半导体存储装置。

背景技术

作为半导体存储装置，已知有NAND(Not AND，与非)型闪速存储器。

发明内容

实施方式提供一种能够提高可靠性的半导体存储装置。

实施方式的半导体存储装置具有：半导体衬底；第1配线层，位于半导体衬底上方，且包含第1电极及第2电极，所述第1电极沿与半导体衬底平行的第1方向延伸，所述第2电极沿与第1方向交叉且与半导体衬底平行的第2方向延伸，并且与第1电极的一端相接；第2配线层，包含第3电极及第4电极，所述第3电极与第1电极在第2方向上相邻地配置，与所述第1电极不电连接且沿第1方向延伸，所述第4电极沿第2方向延伸且与第3电极的一端相接；第1半导体层，设置在第1电极与第3电极之间，且沿与半导体衬底垂直的第3方向延伸；第1存储部，设置在第1半导体层与第1电极之间；第2存储部，设置在第1半导体层与第3电极之间；及第1位线，设置在第1半导体层的上方，沿第1方向延伸，且与第1半导体层电连接。

附图说明

图1是第1实施方式的半导体存储装置的框图。

图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图3是第1实施方式的半导体存储装置所具备的存储单元阵列的俯视图。

图4是图3的区域RA的俯视图。

图5是沿着图3的A1-A2线的存储单元阵列的剖视图。

图6是沿着图3的B1-B2线的存储单元阵列的剖视图。

图7～15是表示第1实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图16是第2实施方式的半导体存储装置所具备的存储单元阵列的电路图。

图17是第2实施方式的半导体存储装置所具备的存储单元阵列的俯视图。

图18是沿着图17的A1-A2线的存储单元阵列的剖视图。

图19是沿着图17的B1-B2线的存储单元阵列的剖视图。

图20～25是表示第2实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图26是第3实施方式的半导体存储装置所具备的存储单元阵列的俯视图。

图27是沿着图26的A1-A2线的存储单元阵列的剖视图。

图28是沿着图26的D1-D2线的存储单元阵列的剖视图。

图29～33是表示第3实施方式的半导体存储装置所具备的存储单元阵列的制造步骤的图。

图34是第4实施方式的半导体存储装置所具备的存储单元阵列的沿着A1-A2线的剖视图。