[发明专利]基于量子系统锁频的装置

说明书

本发明提供一种基于量子系统锁频的装置，属于原子标频技术领域。包括DDS单元和微处理器，所述DDS单元包括MCLK引脚、FSELECT端、频率控制寄存器、PSEL0调节端和PSEL1调节端、FSYNC引脚、SCLK引脚和SDATA引脚，DDS单元通过所述MCLK引脚和外部时钟源连接；FSELECT端为键控调频信号输入端；频率控制寄存器用于保存通过编程方式预设的频率值F0、F1；PSEL0调节端和所述PSEL1调节端都接地；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。本发明达到了能够避免晶振频率拉偏的技术效果。

技术领域

本发明属于原子标频技术领域，特别涉及一种基于量子系统锁频的装置。

背景技术

被动型铷原子的铷频标是一种被动型原子频率，利用的是基态超精细能级之间的跃迁，铷原子钟由铷量子部分和压控晶体振荡器组成。铷原子频标短期稳定度最高可达到10^-12量级，准确度为±5×10^-11，具有体积小、精度高的特点。

对于现有的基于量子系统锁频的技术而言，在一台实际的被动型铷原子频率中，C场在腔中的分布不可能是完全均匀的，那么原子谱线就会出现不对称的现象，尽管铷频标晶振的输出经倍频、综合后的频率精确等于理论计算的谱线的峰值频率，但由于实际谱线不对称。经过鉴频后量子部分的输出电压中就具有调频频率的基波分量，该基波分量是一个伪误差电压，通过相检波电路变成伪纠偏电医，把晶振频率拉偏。

综上所述，在现有的基于量子系统锁频的技术，存在着经过鉴频后量子部分的输出电压中所具有的调频频率的基波分量是一个伪误差电压，会使得晶振频率拉偏的技术问题。

发明内容

本发明所要解决的技术问题是在现有的基于量子系统锁频的技术，存在着经过鉴频后量子部分的输出电压中所具有的调频频率的基波分量是一个伪误差电压，会使得晶振频率拉偏的技术问题。

为解决上述技术问题，本发明提供了一种一种基于量子系统锁频的装置，所述基于量子系统锁频的装置包括DDS单元，所述DDS单元包括MCLK引脚，所述DDS单元通过所述MCLK引脚和外部时钟源连接，所述DDS单元的IOUT引脚输出端频率信号的稳定度和所述外部时钟源一致，所述MCLK引脚端输入时钟源的频率高于所述IOUT引脚端输出信号频率的4倍；FSELECT端，所述FSELECT端为键控调频信号输入端；频率控制寄存器，所述频率控制寄存器用于保存通过编程方式预设的频率值F0、F1，若所述FSELECT端有方波信号输入时，则所述DDS单元的所述IOUT引脚端分别从所述频率控制寄存器中读出所述F1或所述F0的值作为输出，且保持信号的相位无变化；PSEL0调节端和PSEL1调节端，所述PSEL0调节端和所述PSEL1调节端都接地，所述PSEL0调节端和所述PSEL1调节端用于保持F1、F0在切换时的相位连续；FSYNC引脚、SCLK引脚和SDATA引脚，若所述FSYNC引脚为高电平时，则所述SCLK引脚和所述SDATA引脚为高阻状态；若所述FSYNC引脚为低电平时，则所述DDS单元处于通讯状态；所述DDS单元通过所述FSYNC引脚、所述SCLK引脚和所述SDATA引脚来完成与外界的通讯时序；微处理器，所述微处理器用于将所述频率控制寄存器中的所述频率值写入所述DDS单元的缓冲区中。

进一步地，所述基于量子系统锁频的装置包括所述DDS单元采用AD9832。

进一步地，所述基于量子系统锁频的装置包括：若输出信号频率为5.3125MHz，则所述MCLK引脚时钟端的信号频率大于20MHz，且通过外部滤波电路后，以得到纯净的信号谱。

进一步地，所述基于量子系统锁频的装置包括：所述FSELECT端是调制方波79Hz信号的输入端。