[发明专利]半导体器件

说明书

本发明提供了一种半导体器件。半导体器件包括列控制电路和核心电路。列控制电路响应于在掩蔽写入操作期间生成的读取锁存脉冲和写入锁存脉冲来从读取存储体地址信号和写入存储体地址信号生成读取列信号和写入列信号。核心电路被配置成包括多个存储体。多个存储体中的任一个通过读取列信号和写入列信号来激活以执行内部读取操作和写入操作。

相关申请的交叉引用

本申请要求于2018年9月6日提交的申请号为10-2018-0106651的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及执行掩蔽写入操作的半导体器件。

背景技术

一般来说，诸如动态随机存取存储器(DRAM)器件之类的半导体器件可以包括多个存储体组，其具有通过地址来选择的单元阵列。存储体组中的每一个可以被实现为包括多个存储体。半导体器件可以选择多个存储体组中的任一个，并且可以执行用于通过输入/输出(I/O)线来输出在所选的存储体组所包括的单元阵列中储存的数据的列操作。

发明内容

根据一个实施例，一种半导体器件包括列控制电路和核心电路。列控制电路响应于在掩蔽写入操作期间生成的读取锁存脉冲和写入锁存脉冲来从读取存储体地址信号和写入存储体地址信号生成读取列信号和写入列信号。核心电路被配置成包括多个存储体。所述多个存储体中的任一个通过读取列信号和写入列信号来激活以执行内部读取操作和写入操作。

根据另一实施例，一种半导体器件包括存储体控制电路、信号合成电路和列信号生成电路。存储体控制电路被配置成响应于第一和第二读取锁存脉冲来从第一和第二读取存储体地址信号生成第一和第二读取锁存地址信号、或者第一和第二内部读取锁存地址信号。此外，存储体控制电路被配置成响应于第一和第二写入锁存脉冲来从第一和第二写入存储体地址信号生成第一和第二写入锁存地址信号、或者第一和第二内部写入锁存地址信号。信号合成电路被配置成通过合成在掩蔽写入操作的内部读取操作期间按顺序被使能的第一和第二读取脉冲来生成读取合成信号。此外，信号合成电路被配置成通过合成在掩蔽写入操作的写入操作期间按顺序被使能的第一和第二写入脉冲来生成写入合成信号。列信号生成电路被配置成响应于读取合成信号来将第一和第二读取锁存地址信号、或者第一和第二内部读取锁存地址信号输出为第一和第二读取列信号。此外，列信号生成电路被配置成响应于写入合成信号来将第一和第二写入锁存地址信号、或者第一和第二内部写入锁存地址信号输出为第一和第二写入列信号。

附图说明

图1示出了图示根据本公开的一个实施例的半导体器件的配置的框图。

图2示出了图示图1的半导体器件中包括的锁存脉冲生成电路的配置的框图。

图3示出了图示图1的半导体器件中包括的存储体地址生成电路的配置的框图。

图4示出了图示图3的存储体地址生成电路中包括的第一计数器的配置的电路图。

图5示出了图示图3的存储体地址生成电路中包括的第一管道电路的配置的框图。

图6示出了图示图3的存储体地址生成电路中包括的第二计数器的配置的电路图。

图7示出了图示图3的存储体地址生成电路中包括的第二管道电路的配置的框图。

图8示出了图示图1的半导体器件中包括的列控制电路的配置的框图。

图9示出了图示图8的列控制电路中包括的存储体控制电路的配置的框图。

图10示出了图示图9的存储体控制电路中包括的第一存储体控制电路的配置的电路图。

图11示出了图示图8的列控制电路中包括的信号合成电路的配置的电路图。