[发明专利]迟滞电路及其构成上电复位结构

说明书

本发明公开了一种迟滞电路，包括第一MOS第一端和第二MOS第一端连接该迟滞电路的第一端,第一MOS第二端连接第一电阻第一端，第一电阻第二端连接第二电阻第一端，第二电阻第二端连接该迟滞电路的第五端，第二MOS第二端连接第三MOS第一端，第一MOS第三端、第二MOS第三端和第一电阻第一端连接该迟滞电路的第二端，第三MOS第二端和第一MOS第二端连接该迟滞电路的第四端，第三MOS第三端连接该迟滞电路的第三端。本发明还公开了一种具有所述迟滞电路的上电复位结构。本发明的迟滞电路能提供稳定迟滞窗口。本发明的上电复位结构具有稳定Vtrigger的窗口，具有灵活调节RESET脉宽能力，且在电源短时间内断电并上电的情况下，能输出预设脉宽RESET正脉冲。

技术领域

本发明涉及CMOS集成电路领域，特别涉及一种迟滞电路。本发明还涉及一种由所述迟滞电路组成的上电复位结构。

背景技术

上电复位是一个提供恒定可测量的电压给微处理器或微控制器的初始应用。POR系统确保微处理器或微控制器每次在相同的条件下开始通电。目前常见的上电复位电路如图1所示，该电路包括：采样延迟电路30、迟滞电路10、复位信号产生电路20以及缓冲电路40。该电路存在的缺点如下：

(1)采样延迟电路采用电容C0与第一～第三电阻R1、R2、R3产生RC延迟，同时 R2与R3之间的电压V0决定了NM比较器的翻转点电压，既要满足一定的延迟时间，又要使NM的翻转电压在一定范围内，电容C0与R1、R2、R3的参数选取较为复杂，同时延迟时间受限；

(2)采样延迟电路与放电电路为同一通路，在电源断电并重新上电时，电容C0上的电荷无法经电阻R1、R2、R3快速放掉。在电源断电并上电所用时间很短的情况下， V0一直维持较高的电压，NMOS管N0始终处于导通状态，POR(上电复位)无法输出RESET 正脉冲；

(3)由于采用PMOS管PM作为开关管，要求它的电阻要么远大于R3要么远小于R3，即要求PM的栅电压非高即低。而V2点的电压随着V0电压的上升平缓地从高变低，不能满足非高即低这个要求，最终导致Vtrigger的窗口小于预期。而且在不同corner和温度条件下，Vtrigger窗口大小随着P0管跨导的变化而变化。

发明内容

本发明要解决的技术问题是提供一种能提供稳定迟滞窗口的迟滞电路。

本发明要解决的另一技术问题是提供一种具有稳定Vtrigger的窗口，具有灵活调节RESET脉宽能力，且在电源短时间内断电并上电的情况下，能输出预设脉宽RESET正脉冲的上电复位结构。

为解决上述技术问题，本发明提供的迟滞电路，包括：第一MOS PM1、第二MOS PM2、第三MOS PM5、第一电阻RA和第二电阻RB；

第一MOS PM1第一连接端和第二MOS PM2第一连接端连接该迟滞电路10的第一连接端A,第一MOS PM1第二连接端连接第一电阻RA第一连接端，第一电阻RA第二连接端连接第二电阻RB第一连接端，第二电阻RB第二连接端连接该迟滞电路10的第五连接端E，第二MOS PM2第二连接端连接第三MOS PM5第一连接端，第一MOS PM1第三连接端、第二MOS PM2第三连接端和第一电阻RA第一连接端连接该迟滞电路10的第二连接端B，第三MOS PM5第二连接端和第一MOS PM1第二连接端连接该迟滞电路10的第四连接端D，第三MOS PM5第三连接端连接该迟滞电路10的第三连接端C。

其中，所述第一MOS PM1、第二MOS PM2和第三MOS PM5是PMOS。所述第一MOS PM1、第二MOS PM2和第三MOS PM5的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。

其中，所述迟滞电路10的第一连接端A连接电源电压VDD，所述迟滞电路10的第五连接端E连接地GND。

进一步改进所述的迟滞电路，所述第一MOS PM1和第二MOS PM2组成1：1电流镜。