[发明专利]低密度奇偶校验码的译码控制系统及方法、无线通信系统

说明书

本发明属于无线通信技术领域，公开了一种低密度奇偶校验码的译码控制系统及方法、无线通信系统；包括：参数设置模块、输入缓存模块、输入控制模块、外信息存储模块、数据转移控制模块、循环左移模块、循环右移模块、译码总控模块、校验信息计算模块、校验信息存储模块、输出缓存模块、输出控制模块。本发明的LDPC译码器兼容所有的51种Z，2种基矩阵，共101种LDPC码；基矩阵BG1是46*68的矩阵，基矩阵BG2是42*52的矩阵；支持多种码率。对于不同码长，该译码器可灵活拆分为相应个独立的译码器，在不增加资源的情况下，极大地提高了吞吐量；具有较高的兼容性和可扩展性，具有资源复用率高、控制复杂度低、吞吐量高。

技术领域

本发明属于无线通信技术领域，尤其涉及一种低密度奇偶校验码(LDPC) 的译码控制系统及方法、无线通信系统。

背景技术

目前，业内常用的现有技术是这样的：数字信号在传输过程中，信道内的加性噪声、干扰等会使传递的有效信息码元遭到破坏，为了提高信息传输的可靠性，降低信息传输过程中的错误概率，信道编码技术被广泛应用在通信系统中。LDPC码作为差错控制编码的一种，是一种接近香农限的好码。LDPC码是线性分组码，译码复杂度随码长的增加线性增长，可并行译码，适于硬件实现。LDPC码已经被用于多种通信标准，包括IEEE 802.3.an(10GBASE-T)，IEEE 802.16(WiMax)，IEEE 802.11(WiFi)。3GPP RAN1会议中已将QC-LDPC码作为增强移动宽带(eMBB)场景的数据传输和控制信息传输的信道编译码方案，规定数据下载的峰值速率可达20Gbps。因此，实现高吞吐量的译码器对5G通信系统的设计具有重要意义。5G标准中的LDPC奇偶校验矩阵与传统标准的奇偶校验矩阵不同，有101种之多，矩阵尺寸变化范围广，因此提出一种兼容所有奇偶校验矩阵的译码器具有很重要的意义。根据QC-LDPC码校验矩阵自身的规律性，在进行消息迭代时可以有两种并行处理方式，从而产生了两种部分并行译码结构。这里设基矩阵是M*N的矩阵，校验矩阵的大小为(M*Z)*(N*Z)，行重为γ。第一种部分并行结构并行计算一个校验节点到与之相连的所有变量节点的校验节点信息。首先将校验矩阵按列分成N块，每块中包含Z列，将这 Z列对应的Z个变量节点的外信息存储到一个RAM块中，总共用N个RAM块来存储变量节点信息。这样在计算校验节点信息时就可以将与一个校验节点相连的γ个变量节点的变量信息在一个时钟内送入到校验信息计算模块，校验信息计算模块计算出一个校验节点的所有校验消息，并相应地送入到变量信息计算模块中更新变量消息。这种结构将校验节点的外信息存储到N个存储器中，计算校验信息时，同时从N个变量信息存储器中取出N个变量信息，再通过一个N选γ的数据选择器从N个变量信息中选出γ个送入到校验信息计算模块，用于计算校验信息，再将计算结果送入到变量信息计算模块中，计算得到新的变量信息。这种译码结构是以校验节点信息更新为主线的，按照这种译码结构设计的译码器在一个时钟内可以完成一个校验节点的所有校验信息的更新，完成一次迭代需要M*Z个时钟周期。这种结构适用于Z固定且比较小的LDPC码，对于5G LDPC来说，Z的种类多，而且变化范围从2～384，如果要用这种结构来实现5GLDPC，一是控制复杂，二是对于Z比较大的情况，延时很长。第二种并行处理方式对校验矩阵的分块方法与第一种并行处理方式相同，即将校验矩阵按列分成N块，每块中包含Z列。不同的是第二种并行方式将一个列块中的各列对应的变量信息存储到不同的RAM块中。具体的存储方式为：用Z个 RAM块来存储所有变量节点的外信息，第一个RAM块存储所有N个列块中第一列所对应的变量节点的外信息，第二个RAM块存储所有N个列块中第二列所对应的变量节点的外信息，依此类推。这样，在一个时钟内就可以取出连续的N个变量节点的外信息，并将它们送入到N个相应的计算模块中计算校验信息并同时更新变量节点的外信息。但是由于每个时钟内从每个RAM块中只能取出一个数据，设校验矩阵的行重为γ，则完成这Z个校验节点校验信息的计算就需要γ个时钟周期。该结构的延时与Z没有关系，这适用于5GLDPC这种Z 的种类比较多的情况。5G LDPC中Z最小为2，最大为384，在设计译码器时，是以满足最大Z译码的资源来设计的，导致了在Z较小时，只能利用很少一部分资源利用，而且Z较小时，码长也小，相同时间内译出的信息比特也少，因此Z较小时，吞吐量也较小。