[发明专利]一种内建SBD保护结构的SiC-TMOS器件及其制作方法在审
| 申请号: | 201811496829.X | 申请日: | 2018-12-07 |
| 公开(公告)号: | CN109728075A | 公开(公告)日: | 2019-05-07 |
| 发明(设计)人: | 林信南;钟皓天 | 申请(专利权)人: | 北京大学深圳研究生院 |
| 主分类号: | H01L29/06 | 分类号: | H01L29/06;H01L29/16;H01L29/78 |
| 代理公司: | 深圳鼎合诚知识产权代理有限公司 44281 | 代理人: | 郭燕;彭家恩 |
| 地址: | 518055 广东省*** | 国省代码: | 广东;44 |
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| 摘要: | |||
| 搜索关键词: | 保护结构 第一金属层 对称分布 漂移层 导通 耐压 内建 阻断电压能力 漏电 侧面设置 导通电阻 沟槽栅极 提升器件 电荷 保护层 屏蔽层 上表面 双沟道 基底 减小 三层 耗尽 制作 侧面 合并 申请 应用 | ||
1.一种内建SBD保护结构的SiC-TMOS器件,其包括自下而上设置的N+基底、N-漂移层,其特征在于,还包括AOD层和第一金属层;
所述AOD层设于所述N-漂移层的上表面,与所述第一金属层接触形成SBD,所述AOD层的侧面设有对称分布的保护结构,所述保护结构用于对所述SBD进行耐压保护。
2.如权利要求1所述的SiC-TMOS器件,其特征在于,所述保护结构包括顺序设置的第一保护层、第二保护层和第三保护层;
所述第一保护层包括P型区域,用于形成电荷耦合并在耗尽时减少漏电,为所述SBD提供第一层的耐压保护;
所述第二保护层包括沟槽栅极区域,用于形成电荷耦合并在在耗尽时减少漏电,为所述SBD提供第二层的耐压保护;
所述第三保护层包括P+屏蔽层,用于形成电荷耦合并在耗尽时减少漏电,为所述SBD提供第三层的耐压保护。
3.如权利要求2所述的SiC-TMOS器件,其特征在于,所述P型区域包括P基,以及P基之上的由外向内并排设置的N+掺杂区、P+掺杂区,所述P基用于为所述SBD提供耐压保护。
4.如权利要求3所述的SiC-TMOS器件,其特征在于,
所述第二保护层中的沟槽栅极区域延伸至所述SiC-TMOS器件的顶端,所述P型区域设于所述沟槽栅极区域的外侧,所述P型区域中的所述P基和所述N+掺杂区与所述沟槽栅极区域接触,所述第三保护层中的P+屏蔽层设于所述沟槽栅极区域的下表面;
所述第一金属层设于所述SiC-TMOS器件的顶端,所述AOD层通过所述对称分布的保护结构的中间区域延伸至所述第一金属层,所述AOD层分别与所述P+屏蔽层、所述沟槽栅极区域、所述P型区域的一个或多个侧面相接触。
5.如权利要求4所述的SiC-TMOS器件,其特征在于,
所述第一金属层覆盖所述P型区域的上表面,与所述N+掺杂区、所述P+掺杂区相接触,所述P+掺杂区用于对所述N+掺杂区和所述AOD层进行隔离,所述N+掺杂区用于形成所述SiC-TMOS器件的源极;
所述N+基底的下表面设有第二金属层,所述第二金属层与所述N+基底接触形成欧姆接触,所述第二金属层用于形成所述SiC-TMOS器件的漏极;
所述沟槽栅极区域的侧壁上设有氧化层,侧壁以内设有多晶硅层,所述多晶硅层用于形成所述SiC-TMOS器件的栅极。
6.一种SiC-TMOS器件的制作方法,其特征在于,包括以下步骤:
设置N+基底,采用外延工艺在所述N+基底上表面制得N-漂移层;
在所述N-漂移层上外延形成AOD层;
采用掺杂工艺、蚀刻工艺、氧化工艺和沉积工艺,在所述AOD层的侧面构建对称分布的保护结构,所述保护结构用于对所述SiC-TMOS器件进行耐压保护。
7.如权利要求6所述的的制作方法,其特征在于,所述采用掺杂工艺、蚀刻工艺、氧化工艺和沉积工艺,在所述AOD层的侧面构建对称分布的保护结构,包括:
在所述AOD层的侧面上注入P型掺杂的材料,形成预设宽度和厚度的P基;
从所述AOD层的顶部边沿处向下蚀刻,形成沟槽,使得所述沟槽的宽度小于所述P基的宽度,以及使得所述沟槽的深度大于所述P基的厚度;
在所述沟槽的底部掺杂形成P+屏蔽层,且避免所述P+屏蔽层与所述N-漂移层接触;
对所述P基进行掺杂和退火形成P型区域,所述P型区域的下层为P基,上层为由外向内并排的N+掺杂区、P+掺杂区;
对所述沟槽进行氧化生长和多晶硅沉积,形成沟槽栅极区域,所述沟槽栅极区域包括侧壁上的氧化层和侧壁以内的多晶硅层。
8.如权利要求7所述的的制作方法,其特征在于,所述AOD层通过所述对称分布的保护结构的中间区域延伸至所述SiC-TMOS器件的顶端,分别与所述P+屏蔽层、所述沟槽栅极区域、所述P型区域的一个或多个侧面相接触。
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