[发明专利]场效应晶体管、片上系统以及制造其的方法

说明书

本发明涉及一种互补金属氧化物半导体片上系统，包含一系列部分环绕栅极场效应晶体管。每一个部分环绕栅极场效应晶体管包含：鳍，具有沟道区的堆叠；源区和漏区，位于鳍的相对侧上；介电分隔区，包含第一沟道区与第二沟道区之间的介电材料；栅极堆叠，位于鳍上；以及一对侧壁间隔物，位于栅极堆叠的相对侧上。介电分隔区的一部分具有从介电分隔区的外边缘到相应侧壁间隔物的内边缘的长度。部分环绕栅极场效应晶体管中的一个的介电分隔区的部分的长度与部分环绕栅极场效应晶体管中的另一个的介电分隔区的部分的长度不同。也提供一种场效应晶体管和制造互补金属氧化物半导体片上系统的方法。

相关申请的交叉引用

本申请要求2017年12月11日提交的美国临时申请第62/597,339号的优先权和权益，所述申请的全部内容以引用的方式并入本文中。

技术领域

本公开大体上涉及场效应晶体管和制成其的方法。

背景技术

常规电路通常由非平面“鳍”场效应晶体管(fin field effect transistors；finFETs)形成。常规鳍场效应晶体管大体上包含充当导电沟道区的多个竖直鳍。鳍沟道区的宽度变窄改进鳍沟道区中的电位的栅极控制。因此，常规鳍FET可具有较窄的鳍宽度来减少短沟道效应且因此能够按比例调整到更短栅极长度。然而，随着栅极长度按比例调整，常规鳍FET可能无法提供所需性能(例如I_eff-I_off)。另外，常规鳍FET不是环绕栅极(gate-all-around；GAA)结构，且因此栅极控制仅位于鳍的侧上，这限制了进一步按比例调整栅极长度。

未来技术已预期由环绕栅极(GAA)纳米线(nanowire；NW)FET或GAA纳米片(nanosheet；NS)FET形成电路，以便减少短沟道效应且由此能够按比例调整到更短栅极长度。然而，GAA NW FET和GAA NS FET都存在集成问题。举例来说，GAA FET要求内部间隔物来使GAA栅极金属与源区/漏区分隔以减少寄生电容。另外，GAA FET大体上要求GAA栅极金属在上层沟道区的底部与底层沟道区的顶部之间的较窄竖直区中形成以减少寄生电容。然而，在沟道区之间的较窄竖直区中形成GAA栅极金属导致难以实现所需阈值电压(V_t)。

另外，未来技术已预期由部分GAA NW FET(也称为部分环绕栅极场效应晶体管或部分GAA FET)形成电路来减少短沟道效应。在包含一系列部分GAA NW FET的常规互补金属氧化物半导体(CMOS)片上系统(system on chip；SoC)中，相同类型的所有部分GAA NW FET具有相同长度介电分隔区。也就是说，在常规CMOS SoC中，具有不同阈值电压值(例如，高电压阈值(high voltage threshold；HVT)、常规电压阈值(regular voltage threshold；RVT)、低电压阈值(low voltage threshold；LVT)以及超低电压阈值(super low voltagethreshold；SLVT)FET)的部分GAA NW FET都具有相同长度的介电分隔区。因此，这些包含一系列部分GAA NW FET的常规CMOS SoC没有经优化以在最低动态功率下以相容成本实现最高性能。

发明内容

本公开的方面涉及一种CMOS片上系统(SoC)的各种实施例。在一个实施例中，CMOSSoC包含一系列部分环绕栅极场效应晶体管，每一个部分环绕栅极场效应晶体管包含：鳍，具有沟道区的堆叠，所述沟道区的堆叠包含至少第一沟道区和堆叠在第一沟道区上的第二沟道区；源区和漏区，位于鳍的相对侧上；介电分隔区，包含第一沟道区与第二沟道区之间的介电材料；栅极堆叠，位于鳍上；以及一对侧壁间隔物，位于栅极堆叠的相对侧上。介电分隔区的一部分具有从介电分隔区的外边缘到所述对侧壁间隔物中的相应一个的内边缘的长度。部分GAA FET中的一个的介电分隔区的部分的长度与部分GAA FET中的另一个的介电分隔区的部分的长度不同。