[发明专利]一种同步时钟反馈电路

权利要求书

1.一种同步时钟反馈电路，其特征在于，包括控制模块、基准电压模块、电位器模块和晶振模块；其中，

所述控制模块，其与所述晶振模块连接，该控制模块在所述晶振模块需要校准时还与外部原子钟连接，用于同时采集所述外部原子钟的校准时钟信号和所述晶振模块的晶振时钟信号，对所述校准时钟信号和晶振时钟信号的频率进行比对，并在所述校准时钟信号和晶振时钟信号的频率不同的情况下输出数字控制信号，直至所述校准时钟信号和晶振时钟信号的频率相同；

所述电位器模块，其与所述基准电压模块、控制模块和晶振模块连接，用于根据所述控制模块输出的数字控制信号调节阻值，以调节所述基准电压模块输出的模拟基准电压，并将调节后的模拟基准电压反馈给所述晶振模块，从而实现所述晶振模块的频率稳定度校准。

2.根据权利要求1所述的同步时钟反馈电路，其特征在于，

所述控制模块，其在所述晶振模块无需校准时不与所述外部原子钟连接并停止工作；

所述晶振模块，其在无需校准时用于对外提供晶振时钟信号。

3.根据权利要求1所述的同步时钟反馈电路，其特征在于，所述晶振模块输出的晶振时钟信号作为所述控制模块的工作时钟。

4.根据权利要求1所述的同步时钟反馈电路，其特征在于，所述控制模块包括：

第一采集单元，其用于在所述晶振模块需要校准时采集所述晶振模块的晶振时钟信号的上升沿；

第一寄存器单元，其与所述第一采集单元相连，用于在该第一采集单元每采集到一个上升沿时使该上升沿个数自增1；

第二采集单元，其与所述第一采集单元同步工作，用于采集所述外部原子钟的校准时钟信号的上升沿；

第二寄存器单元，其与所述第二采集单元相连，用于在该第二采集单元每采集到一个上升沿时使该上升沿个数自增1；

计数比对单元，其与所述第一寄存器单元和第二寄存器单元相连，在计数预设时间后对所述第一寄存器和第二寄存器记录的上升沿个数进行比对；

控制单元，其与所述计数对比单元相连，用于在所述第一寄存器记录的上升沿个数大于第二寄存器记录的上升沿个数时，向所述电位器模块输出用于调节所述电位器模块的阻值以降低所述晶振模块的频率的数字控制信号；在所述第一寄存器记录的上升沿个数小于第二寄存器记录的上升沿个数时，向所述电位器模块输出用于调节所述电位器模块的阻值以提高所述晶振模块的频率的数字控制信号，直至所述第一寄存器记录的上升沿个数等于第二寄存器记录的上升沿个数。

5.根据权利要求4所述的同步时钟反馈电路，其特征在于，所述控制模块还包括：

计数使能单元，其用于在所述第一采集单元开始采集到第一个上升沿时，触发所述第一寄存器单元和第二寄存器单元开始计算上升沿个数并在预设时间后停止计算上升沿个数。

6.根据权利要求1至5中任一项所述的同步时钟反馈电路，其特征在于，所述控制模块为FPGA。

7.根据权利要求4或5所述的同步时钟反馈电路，其特征在于，所述预设时间为1秒。

8.根据权利要求1至5中任一项所述的同步时钟反馈电路，其特征在于，所述电位器模块为数字电位器。

9.根据权利要求1至5中任一项所述的同步时钟反馈电路，其特征在于，所述基准电压模块为基准电压源。

10.根据权利要求1至5中任一项所述的同步时钟反馈电路，其特征在于，所述晶振模块为恒温晶振。