[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。该3D存储器件，包括：半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；以及多个沟道孔，分别设置在相应的存储区域内，每个沟道孔贯穿栅叠层结构并与半导体衬底电相连；多个隔离结构，分别设置在相应的隔离区域内，每个隔离结构贯穿栅叠层结构以实现多个存储区域之间的隔离；多个导电沟道，分布在隔离区域和存储区域内，每个导电沟道贯穿栅叠层结构并与半导体衬底电相连，每个沟道孔至少与一个导电沟道相邻设置，每个导电沟道用于通过半导体衬底向其周围的沟道孔供电。根据本发明实施例的3D存储器件不会因为刻蚀过量造成层间绝缘层的损害。

技术领域

本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

NAND结构的3D存储器件包括：栅叠层结构、贯穿栅叠层结构的沟道孔以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用沟道孔提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。

然而，在3D存储器件中，首先，为了避免金属钨在栅线隔槽中填充不均匀，以及为了避免栅线隔槽中的金属钨与栅极导体层之间因绝缘层损坏造成短路，需要将栅线隔槽的尺寸做得很大，由于栅线隔槽占据了存储器件的大量空间，为保证存储器件的存储密度，需要将沟道孔的尺寸做得很小，因此提高了制作沟道孔的工艺难度。

其次，在形成栅极导体层的工艺中，需要经由栅线隔槽将其两侧的牺牲层去除，由于每个栅线隔槽之间间隔一定距离，为保证完全去除牺牲层需要过量刻蚀，因此会损伤靠近栅线隔槽的层间绝缘层。

最后，由于每个在栅线隔槽中形成的导电通道需要对位于其两侧的多排沟道孔供电，靠近导电通道的沟道孔与远离导电通道的沟道孔由于距离原因，获得的电压并不均匀。

期望进一步改进3D存储器件的结构及其制造方法，在实现对沟道孔进行供电实的同时，进一步提高器件的良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，通过导电沟道向其周围的沟道孔供电，实现了提高器件的良率和可靠性的目的。

根据本发明的一方面，提供一种3D存储器件，包括：半导体衬底；栅叠层结构，位于所述半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道孔，分别设置在相应的存储区域内，每个所述沟道孔贯穿所述栅叠层结构并与所述半导体衬底电相连；多个隔离结构，分别设置在相应的隔离区域内，每个所述隔离结构贯穿所述栅叠层结构以实现多个所述存储区域之间的隔离；以及多个导电沟道，分布在所述隔离区域和所述存储区域内，每个所述导电沟道贯穿所述栅叠层结构并与所述半导体衬底电相连，每个所述沟道孔至少与一个所述导电沟道相邻设置，每个所述导电沟道用于通过所述半导体衬底向其周围的所述沟道孔供电，其中，在各个所述隔离区域中，所述隔离结构至少包围对应的所述导电沟道的侧壁。

优选地，各个所述隔离区域呈条状且沿第二方向平行设置，位于各个所述隔离区域内的多个所述导电沟道沿第一方向排布，其中，所述第二方向与所述第一方向呈90°。

优选地，位于各个所述隔离区域之外的多个所述导电沟道沿所述第二方向排布。