[发明专利]具有低时钟耗散功率的D触发器

说明书

提供了一种具有低时钟耗散功率的D触发器，所述D触发器包括：主块，被配置为基于时钟信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；从块，被配置为基于时钟信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

技术领域

与实施例一致的设备涉及片上系统(SoC)电路，更具体地，涉及具有低时钟耗散功率的D触发器。

背景技术

D触发器是时序或存储标准单元电路的基本单元。由于它们的尺寸，D触发器可以是片上系统(SoC)面积、功率和性能方面的影响元件之一。例如，时序单元的全部形式可以从D触发器派生。时序单元可以在SoC中占据总标准单元区域的重要的部分。包括时钟网络的时序单元可以贡献到由SoC消耗的总功率的约一半。时序单元中的任何单元级的影响可以直接影响SoC的功耗。

D触发器电路的组件可以包括诸如鳍式场效晶体管(FINFET)(14nm、10nm、8nm等)的技术，它们因高栅极电容而具有高的动态功率耗散和延迟。在FINFET中，SoC动态功率会比漏功率大十倍至百倍。若为了使动态功耗最小化而减小时序单元的尺寸，则会增大时序单元的延迟。这会使时序单元的效率最小化。

图1是示出D触发器电路的电路图。如图1中描绘的，时钟信号CK被送到由两个互补金属氧化物半导体(CMOS)反相器(MOSFET对P15和N15以及MOSFET对P16和N16)构成的缓冲器块101。时钟信号的反相信号可被称为NCLK。NCLK的反相信号为DCLK信号，DCLK的极性与时钟信号类似。如图1中标注的，NCLK和DCLK信号在D触发器电路中可被用作时钟信号。

D触发器电路具有主-从拓扑，其允许D值在时钟信号的上升和下降转变内通过主块102和从块103传播。当时钟信号为复位(reset)时，主块102允许D值传播到从块的输入。类似地，当时钟信号为置位(set)时，从块103允许其输入处的D值传播到Q(D触发器电路的输出)。主块102和从块103可以通过在各自块中的反馈通道来保留输入处的值。

考虑D值为“1”并且时钟信号为复位，那么NCLK将为置位，DCLK将为复位。在主块102的输入处，MOSFET堆栈P1、P2、N1和N2有效，并且将在主锁存器内传递D值。D值可以以与D的极性相反的极性的值被传播到反相器(MOSFET对P21和N21)。反相器(MOSFET对P21和N21)的输出的极性将与D的极性相同。由于MOSFET对P7和N7将截止，所以从块103将截止。主块102中的反馈单元(MOSFET对P9和N10)将截止。当时钟信号为置位时，D值将通过反馈单元保留。

当时钟信号为置位时，NCLK将为复位，DCLK将为置位。在从块103的输入处，MOSFET堆栈P6、P7、N7和N8有效，并且将允许(被主块)锁存的D值传播到从块中。D值可以以与D的极性相反的极性的值被传播到反相器(MOSFET对P14和N14)。反相器(MOSFET对P14和N14)的输出的极性将与D的极性相同。因此，D值被传递到Q(D触发器电路的输出)。由于MOSFET对P2和N1将截止，所以主块102将截止。从块103中的反馈单元(MOSFET对P18和N19)将截止，D值被传递到Q(D触发器电路的输出)。当时钟信号为复位时，Q值将通过反馈单元保留。

由于使用两个显式CLK反相器(MOSFET对P15和N15以及MOSFET对P16和N16(缓冲器块101))来产生NCLK和DCLK信号，所以D触发器电路的功耗会高。对于时钟信号，栅极负载会是高的。由于对两个时钟相位信号NCLK和DCLK的依赖性，可能存在鲁棒性的问题。

图2是示出另一D触发器电路的电路图。如图2中标注的，这里的D触发器电路使用传输门(TG)。由于使用两个显式CLK反相器来产生NCLK和DCLK信号，所以D触发器电路的功耗会高。对于时钟信号，栅极负载会是高的。由于对两个时钟相位信号NCLK和DCLK的依赖性，可能存在鲁棒性的问题。

发明内容