[发明专利]具有低时钟耗散功率的D触发器

权利要求书

1.一种D触发器，所述D触发器包括：

主块，被配置为基于时钟信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；以及

从块，被配置为基于时钟信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

2.如权利要求1所述的D触发器，其中，主块和从块中的一个或每个包括一对晶体管，所述一对晶体管被构造为在主块和从块中的相应的一个内的端子之间保持相反的极性。

3.如权利要求1所述的D触发器，其中，主块还被配置为基于被复位的时钟信号将D的输入值传播到从块的输入，并且

其中，从块还被配置为基于被置位的时钟信号将D的输入值传播到D触发器的输出。

4.如权利要求1所述的D触发器，其中，主块和从块包括呈互补金属氧化物半导体构造的第一晶体管和呈传输门构造的第二晶体管。

5.如权利要求1所述的D触发器，其中，主块还被配置为基于被复位为“0”的时钟信号将D的输入值传播到从块的输入，并且

其中，从块还被配置为基于被置位为“1”的时钟信号将D的输入值传播到D触发器的输出。

6.如权利要求1所述的D触发器，其中，主块包括：

第一PMOS晶体管和第二PMOS晶体管，串联连接到第一电压源，其中，第一PMOS晶体管的栅极被配置为接收时钟信号，第二PMOS晶体管的栅极被配置为接收D的输入值；

第一NMOS晶体管和第二NMOS晶体管，串联连接到第二电压源，其中，第一NMOS晶体管的栅极被配置为接收D的输入值，第一NMOS晶体管在第一节点处连接到第二PMOS晶体管；

第三PMOS晶体管和第四PMOS晶体管，串联连接到第一电压源，其中，第三PMOS晶体管的栅极被配置为接收时钟信号，第四PMOS晶体管的栅极被配置为接收D的反相值；以及

第三NMOS晶体管和第四NMOS晶体管，串联连接到第二电压源，其中，第三NMOS晶体管的栅极被配置为接收D的反相值，第三NMOS晶体管在第二节点处连接到第四PMOS晶体管，

其中，第二节点连接到第二NMOS晶体管的栅极，并且

其中，第一节点连接到第四NMOS晶体管的栅极。

7.如权利要求6所述的D触发器，其中，从块包括：

第五PMOS晶体管和第六PMOS晶体管，串联连接到第一电压源，其中，第六PMOS晶体管的栅极连接到第一节点；

第五NMOS晶体管和第六NMOS晶体管，串联连接到第二电压源，其中，第五NMOS晶体管的栅极被配置为接收时钟信号，第六NMOS晶体管的栅极连接到第一节点，第五NMOS晶体管在第三节点处连接到第六PMOS晶体管；

第七PMOS晶体管和第八PMOS晶体管，串联连接到第一电压源，其中，第八PMOS晶体管的栅极连接到第二节点；以及

第七NMOS晶体管和第八NMOS晶体管，串联连接到第二电压源，其中，第七NMOS晶体管的栅极被配置为接收时钟信号，第八NMOS晶体管的栅极连接到第二节点，第七NMOS晶体管在第四节点处连接到第八PMOS晶体管，

其中，第四节点连接到第五PMOS晶体管的栅极，并且

其中，第三节点连接到第七PMOS晶体管的栅极。

8.一种D触发器，所述D触发器包括：

主块，被配置为基于时钟信号的反相信号、D的输入值和D的反相值在时钟信号的上升沿和下降沿中的一个处锁存D的输入值；以及

从块，被配置为基于时钟信号和时钟信号的反向信号在时钟信号的下降沿和上升沿中的另一个处传播D的输入值。

9.如权利要求8所述的D触发器，其中，主块和从块中的一个或每个包括一对晶体管，所述一对晶体管被构造为在主块和从块中的相应的一个内的端子之间保持相反的极性。