[发明专利]一种半导体器件的形成方法及半导体器件

说明书

本申请实施例公开了一种半导体器件的形成方法及半导体器件，其中，所述方法包括：通过刻蚀在预设衬底上沉积的介质层和绝缘层，形成第一通道；在所述第一通道内形成具有第一预设厚度的高压栅氧化层；刻蚀掉所述绝缘层；在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的低压栅氧化层，其中，所述第二预设厚度小于所述第一预设厚度；在所述高压栅氧化层之上形成栅极，在所述低压栅氧化层之下分别形成源极和漏极。

技术领域

本申请实施例涉及半导体技术领域，涉及但不限于一种半导体器件的形成方法及半导体器件。

背景技术

在当前集成电路中，经常会出现超高压(Ultra High Voltage，UHV)器件和低压(Low Voltage，LV)器件集成在一起，以充分发挥LV器件速度快，UHV器件耐压高的优势，从而实现电路的高性能工作。

为了获得更高速度和更好性能的LV器件，工艺上一般采用镍硅(NiSi)或钴硅(CoSi)工艺，利用NiSi或者CoSi更低的接触电阻，来提高器件性能。并且，在当前工艺中，一般会采用加光掩模板的方式来提前减薄UHV器件源极或漏极(Source/Drain，S/D)上氧化层的厚度。

但是，额外加光掩模板和刻蚀工艺，会使得工艺成本增加；并且，在器件的有源区利用加光掩模板和干法刻蚀，容易产生等离子体损伤(Plasma Induced Damage，PID)，从而出现漏电和可靠性的问题。

发明内容

有鉴于此，本申请实施例提供一种半导体器件的形成方法及半导体器件，所述方法能够避免额外的加光掩模板和刻蚀工艺，并使得形成的半导体器件具有高的漏源击穿电压。

本申请实施例的技术方案是这样实现的：

第一方面，本申请实施例提供一种半导体器件的形成方法，所述方法包括：

通过刻蚀在预设衬底上沉积的介质层和绝缘层，形成第一通道；

在所述第一通道内形成具有第一预设厚度的高压栅氧化层；

刻蚀掉所述绝缘层；

在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的低压栅氧化层，其中，所述第二预设厚度小于所述第一预设厚度；

在所述高压栅氧化层之上形成栅极，在所述低压栅氧化层之下分别形成源极和漏极。

在其他实施例中，在刻蚀掉所述绝缘层之前，所述方法还包括：

在所述介质层的侧壁，沿所述第一通道的延伸方向形成浅沟道隔离层；

在所述浅沟道隔离层与所述高压栅氧化层之间形成第二通道。

在其他实施例中，所述在与刻蚀掉所述绝缘层的位置对应的区域，形成具有第二预设厚度的低压栅氧化层，包括：

通过位于所述第二通道的底部，且位于所述浅沟道隔离层与所述高压栅氧化层之间的所述预设衬底上形成所述低压栅氧化层。

在其他实施例中，所述在所述高压栅氧化层之上形成栅极，包括：

在所述高压栅氧化层之上沉积多晶硅层，通过对所述多晶硅层进行刻蚀，形成所述栅极；其中，所述多晶硅层的横截面面积小于或者等于所述高压栅氧化层的横截面面积。

在其他实施例中，所述方法还包括：对所述预设衬底进行第一离子掺杂，形成掺杂区；

对应地，所述在所述低压栅氧化层之下分别形成源极和漏极，包括：

对位于第一低压栅氧化层之下的所述掺杂区的第一区域，进行第二离子掺杂，形成所述源极；

对位于第二低压栅氧化层之下的所述掺杂区的第二区域，进行第二离子掺杂，形成所述漏极；