[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件，在存储器件所在的半导体衬底中，半导体衬底可以经过减薄，这样，可以通过蚀刻与填充等工艺制作贯通衬底的绝缘环，将其中的衬底和周围的衬底隔离开，而绝缘环中的衬底中形成有扩散层，从而，在绝缘环中形成了由扩散层调节阻值的电阻结构，该电阻结构通过两个引出结构将其扩散层引出，通过引出结构即可以实现对该电阻结构的连接及使用。该电阻结构可以形成于存储器件所在的经减薄后的衬底中，可以在这些区域的衬底中制作绝缘环而形成独立的电阻结构，该电阻结构由扩散层调节阻值，进而通过扩散层的引出结构将电阻结构引出，减小外围电路所在衬底的有效面积，提高芯片的集成度。

技术领域

本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。

背景技术

随着半导体技术的不断发展，集成电路的集成度不断地提高。在集成电路的芯片设计中，通常会同时集成有有源器件和无源器件，无源器件例如电阻、电容等也会占据芯片的面积，尤其是在3D NAND存储器的芯片设计中，外围电路由HVMOS(高压金属氧化物半导体，High Voltage Metal Oxide Semiconductor)器件和LVMOS(低压金属氧化物半导体，Low Voltage Metal Oxide Semiconductor)器件组成的模拟电路，外围电路中会使用大量的电阻，这些电阻会占用大量的芯片面积，不利于提高芯片的集成度。

发明内容

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，将电阻集成于存储器件所在衬底，减小外围电路所在衬底的面积。

为实现上述目的，本发明有如下技术方案：

一种半导体器件，包括：

第一半导体衬底，所述第一半导体衬底具有第一表面和与其相对的第二表面，所述半导体衬底包括第一区域和第二区域，所述第一区域的第一表面上形成有存储器件；

所述第二区域中贯通所述半导体衬底的绝缘环；

所述绝缘环内位于所述第一表面衬底中的扩散层；

位于所述第二区域的第一表面上的覆盖层；

所述覆盖层中所述扩散层的第一引出结构和第二引出结构。

可选地，所述存储器件包括栅极层与绝缘层交替层叠的堆叠层、穿过所述堆叠层的存储单元串以及存储单元串之上的介质层中的存储单元互联结构；

所述覆盖层包括第一覆盖层和第二覆盖层，所述第一覆盖层与所述堆叠层基本等高，所述第二覆盖层为所述介质层；

所述第一引出结构包括贯穿所述第一覆盖层的所述扩散层上的第一接触以及所述第二覆盖层中、所述第一接触上的第一互联结构；

所述第二引出结构包括贯穿所述第一覆盖层的所述扩散层上的第二接触以及所述第二覆盖层中、所述第二接触上的第二互联结构。

可选地，所述存储单元串包括穿过所述堆叠层的沟道孔以及所述沟道孔侧壁上依次形成的遂穿层、电荷存储层、阻挡层以及沟道层。

可选地，还包括所述第二表面上的钝化层。

可选地，所述绝缘环为圆形或多边形。

可选地，所述半导体衬底的厚度小于10um。

可选地，还包括第二半导体衬底，所述第二半导体衬底上形成有MOS器件以及MOS器件的互联结构；

所述第一半导体衬底的第一表面朝向所述第二半导体衬底的MOS器件的互联结构，且所述第一半导体衬底与所述第二半导体衬底固定；

所述第一引出结构和第二引出结构分别与所述MOS器件的互联结构电连接。