[发明专利]一种高超声速平台联合脉冲压缩和弹速补偿的FPGA实现方法

权利要求书

1.一种高超声速平台联合脉冲压缩和弹速补偿的FPGA实现方法，其特征在于，包含以下步骤：

S1、利用载频f₀、带宽B、脉冲持续时间T_p、线性调频率k、脉冲数M、弹目距离R₀、弹目径向速度v这些参数计算雷达回波时域数据的实部和虚部，及频域匹配滤波系数的实部和虚部；将频域匹配滤波系数的实部和虚部分别存入两个coe文件内，并将这两个coe文件分别存入两个ROM内；

S2、调用FPGA的FFT IP核，将雷达回波时域数据的实部和虚部作为输入数据分别与FFTIP核的输入端相连，输出雷达回波的两路频域数据，该雷达回波的两路频域数据包含雷达回波频域数据的实部和雷达回波频域数据的虚部，实现对雷达回波的傅里叶变换；

S3、将雷达回波的两路频域数据与FPGA内存储频域匹配滤波系数的ROM输出端的数据进行复乘，从而得到雷达回波经过匹配滤波后的两路频域数据，实现雷达回波频域脉冲压缩；

S4、计算频域距离补偿系数的实部和虚部，并分别存入两个ROM内；

S5、将匹配滤波后的两路频域数据与FPGA内存储距离补偿系数的ROM输出端的数据进行复乘，输出两路经过匹配滤波及距离徙动校正后的频域数据，实现雷达回波频域距离徙动校正；

S6、调用FPGA的IFFT IP核，将匹配滤波及距离徙动校正后的两路频域数据作为输入数据，与IFFT IP核的输入端相连，输出两路经过脉冲压缩及距离徙动校正后的时域数据，完成对雷达回波脉冲压缩及距离徙动校正处理；

S7、封装上述步骤S1～S6的处理流程作为具有脉冲压缩和距离徙动校正功能的通用IP核，并将其添加入FPGA的IP核库中；

S8、调用IP核，设置IP核参数；

在输入端输入雷达时域回波实部数据、雷达时域回波虚部数据、弹目速度、脉冲序号，输出端输出经过脉冲压缩及距离徙动校正后时域的实部数据和经过脉冲压缩及距离徙动校正后时域的虚部数据，完成在FPGA内的匹配滤波和距离徙动校正。

2.如权利要求1所述的高超声速平台联合脉冲压缩和弹速补偿的FPGA实现方法，其特征在于：

所述步骤S7中的IP核包括如下信号：

雷达时域回波实部数据DIN_RE；

雷达时域回波虚部数据DIN_IM；

弹目速度SPEED；

脉冲序号PULSE_INDEX；

数据有效信号DIN_VALID；

复位信号RST_N；

主时钟CLK；

数据有效信号DOUT_VALID；

经过脉冲压缩及距离徙动校正后时域的实部数据DOUT_RE；

经过脉冲压缩及距离徙动校正后时域的虚部数据DOUT_IM。

3.如权利要求1所述的高超声速平台联合脉冲压缩和弹速补偿的FPGA实现方法，其特征在于：

所述步骤S8中的IP核参数指脉冲重复周期T_r、信号带宽B、FFT点数N、光速c。