[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。本发明实施例通过增加所述第二鳍部的数量，相应增加了电流从漏区流向源区的流通路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压，以改善LDMOS的器件性能。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着半导体芯片的运用越来越广泛，导致半导体芯片受到静电损伤的因素也越来越多。在现有的芯片设计中，常采用静电放电(ESD，Electrostatic Discharge)保护电路以减少芯片损伤。现有的静电放电保护电路的设计和应用包括：栅接地的N型场效应晶体管(Gate Grounded NMOS，简称GGNMOS)保护电路、可控硅(Silicon Controlled Rectifier，简称SCR)保护电路、横向双扩散场效应晶体管(Lateral Double Diffused MOSFET，简称LDMOS)保护电路、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护电路等。其中，LDMOS由于能承受更高的击穿电压而被广泛运用于ESD保护。

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。平面LDMOS已无法满足技术需求，逐渐开始向具有更高功效的三维立体式的晶体管过渡，如引入鳍式场效应晶体管。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，改善LDMOS的器件性能。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；图形化所述基底，形成衬底以及凸出于所述衬底的鳍部，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。

相应的，本发明实施例还提供一种半导体结构，包括：衬底，包括用于形成阱区的第一区域以及用于形成漂移区的第二区域，所述第一区域和第二区域相邻接；鳍部，凸出于所述衬底，所述鳍部包括位于所述第一区域和第二区域交界处的第一鳍部、以及位于所述第二区域的第二鳍部，所述第二鳍部数量大于所述第一鳍部数量。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例图形化基底以形成衬底和凸出于所述衬底的鳍部后，使形成于第一区域和第二区域交界处的第二鳍部数量大于形成于第二区域的第一鳍部数量；在LDMOS中，栅极结构通常形成于所述第一区域和第二区域交界处，且覆盖所述第一鳍部的部分顶部以及所述第一鳍部位于所述第二区域一侧的部分侧壁，器件的源区通常形成于栅极结构一侧的第一鳍部内，漏区通常形成于栅极结构另一侧的第二鳍部内，当器件导通时，电流从漏区流出并流向源区，且所述多个第二鳍部均起到分流作用，由于越靠近所述第二区域的边界，该位置处的第二鳍部至第一鳍部的距离就越大，电流流通路径长度相应越长，因此与所述第一鳍部和第二鳍部一一对应的方案相比，本发明实施例通过增加所述第二鳍部的数量，以增加部分区域的电流从漏区流向源区的流通路径长度，从而减小电流流通路径上的压降，进而提高LDMOS的击穿电压(BVDS)，以改善LDMOS的器件性能。