[发明专利]一种单相时钟双边沿D触发器

说明书

本发明公开了一种单相时钟双边沿D触发器，包括：上升沿触发电路1、下降沿触发电路2、两个反相器和两输入与非门电路3。在Cadence环境下，采用UMC 28nmCMOS工艺，对本发明的单相时钟双边沿D触发器进行模拟仿真，仿真结果表明该电路既能在时钟信号的上升沿和下降沿完成数据的正确采样传输，又具有快的响应速度，低的能耗延时积。该单相时钟双边沿D触发器电路结构简单，晶体管数目少，是一种性能良好的双边沿D触发器，在高速率、低功耗的数字处理系统中具有广泛的应用前景。

技术领域

本发明属于D触发器领域，特别涉及一种单相时钟双边沿D触发器。

背景技术

在当今的大规模集成电路设计领域，减小功耗，提高数据处理速率是重点关注的领域。触发器广泛的应用在数字集成电路系统中，触发器不仅可以控制电路工作的跳转过程，也可以用来实现分频器，计数器和寄存器等。在数字系统中，大约有30％到70％的系统功耗被用于驱动时钟网络和触发器，触发器的传输时间也限制了数据处理的速率。因而在现在高速率、低功耗的数字处理系统中，寻求一种低功耗，高速率的触发器具有重要的意义。

在各种触发器中，D触发器是最普遍使用的元件。D触发器可以分为单边沿触发(时钟的上升沿或者下降沿触发)和双边沿触发(时钟的上升沿和下降沿分别进行数据采样传输)。与单边沿D触发器相比较，双边沿D触发器在时钟速率一致的条件下，可以实现两倍的数据处理量，因此可以更好的满足数字集成电路发展的高速率、低功耗的要求。

如图3所示，传统的下降沿D触发器由反相器，CMOS传输门等，共16个晶体管构成(其中反相器INV1和INV2，CMOS传输门TG1和TG2都是由两个CMOS晶体管构成)。图3中，CLK表示时钟信号，CLKB表示CLK的反信号，当时钟CLK有效(时钟从高电平跳变为低电平)，电路可以将输入的数据D传输到输出节点Q(Q＝D)；当时钟CLK停止(时钟为低电平)，电路依然可以在输出节点维持自己的逻辑电平。传统D触发器的主要缺点是时钟信号的电容负载很大，这会导致时钟网络的功耗增加，同时采用CMOS传输门实现的D触发器还存在信号反向传导问题，使得后级电路可能影响第一级锁存器的状态，造成寄存器输出错误数据。

发明内容

本发明的目的在于提供一种单相时钟双边沿D触发器，以解决上述问题。

为实现上述目的，本发明采用以下技术方案：

一种单相时钟双边沿D触发器，包括上升沿触发电路(1)、下降沿触发电路(2)、第一反相器INV1、第二反相器INV2和两输入与非门电路(3)；上升沿触发电路(1)与两输入与非门电路(3)连接，下降沿触发电路(2)通过第二反相器INV2连接到两输入与非门电路(3)；上升沿触发电路(1)连接第一反相器INV1。

进一步的，上升沿触发电路包括第一PMOS管PM1、第二PMOS管PM2、第一NMOS管NM1和第二NMOS管NM2；第一PMOS管PM1的源极与电源电压Vdd相连，栅极与时钟信号CLK相连，漏极与第一NMOS管NM1的漏极和第二NMOS管NM2的栅极均相连接；第二PMOS管PM2的源极与电源电压Vdd相连，栅极与时钟信号CLK相连，漏极与第二NMOS管NM2的漏极，第五PMOS管PM5的栅极，以及第六NMOS管NM6的栅极均相连接；第一NMOS管NM1的源极与地线Gnd相连，栅极与第一反相器INV1的输出端相连；第二NMOS管NM2的源极与地线Gnd相连。

进一步的，下降沿触发电路包括第三PMOS管PM3、第四PMOS管PM4、第三NMOS管NM3和第四NMOS管NM4；第三PMOS管PM3的源极与电源电压Vdd相连，栅极与输入信号D相连，漏极与第三NMOS管NM3的漏极和第四PMOS管PM4的栅极均相连接；第四PMOS管PM4的源极与电源电压Vdd相连，漏极与第四NMOS管NM4的漏极和第二反相器INV2的输入端均相连接；第三NMOS管NM3的栅极与时钟信号CLK相连，源极与地线Gnd相连；所述第三NMOS管NM4的栅极与时钟信号CLK相连，源极与地线Gnd相连。