[发明专利]一种基于FPGA的存储控制器

说明书

本发明涉及一种FPGA的存储控制器，所述存储控制器包括功能模块、总线仲裁模块、总线仲裁缓冲器和用户接口模块。本发明的存储控制器的功能模块的工作与否以及工作的优先级均由总线仲裁模块控制，使得存储控制器中的功能模块的分工比较明确，结构也不在单一，代码可读性较强，能够改善存储器的访问效率。

技术领域

本发明涉及数据存储技术领域，特别是涉及一种基于FPGA的存储控制器。

背景技术

随着网络、通信、多媒体、信息家电时代的到来，嵌入式系统得到大规模的应用。各种各样的新型嵌入式系统设备在使用频率上已经大大超过个人计算机。人们已经拥有大大小小各种嵌入式技术的电子产品，小到手表、MP3等微型数字化产品，大到车辆导航、家用电器、多媒体电器；而在服务行业和工业领域中，嵌入式技术的医疗设备、工业过程控制、各种智能ATM终端等正在逐渐改变传统的服务方式，提高工业生产效率。

如今在嵌入式系统中SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)的使用越来越频繁，SDRAM具有价格低廉、容量大、速度快等优点,但是SDRAM的控制逻辑相对复杂,对时序要求也比较严格,因此对SDRAM的访问控制一般是通过存储控制器执行的。

但是，现有的存储控制器的结构为单一结构，只能进行单个数据操作，导致程序的可读性较差，从而影响SDRAM的访问效率。

发明内容

因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种基于FPGA的存储控制器。

具体地，本发明一个实施例提出的一种基于FPGA的存储控制器，所述存储控制器包括功能模块、总线仲裁模块、总线仲裁缓冲器和用户接口模块，其中：

功能模块，用于向所述总线仲裁模块发送功能请求，并根据所述总线仲裁模块对功能请求优先级的比较结果，对存储器进行功能操作，其中，所述功能请求包括初始化请求、刷新请求、写数据请求和读数据请求，所述功能操作包括初始化操作、刷新操作、写数据操作或读数据操作；

总线仲裁模块，用于接收所述功能模块的功能请求，并对所述功能请求的优先级进行比较，根据优先级比较结果对所述功能模块的功能请求进行响应；

总线仲裁缓冲器，用于存储所述总线仲裁模块中未响应的功能请求；

用户接口模块，用于存储所述功能模块从存储器中读取的数据，或者用于存储向存储器进行写数据操作的数据。

在本发明的一个实施例中，所述功能模块包括存储器初始化模块、存储器读数据模块、存储器写数据模块和存储器刷新模块，其中：

所述存储器初始化模块用于向所述总线仲裁模块发送所述初始化请求命令，并对所述存储器进行初始化操作；

所述存储器读数据模块用于向所述总线仲裁模块发送所述读数据请求命令，并对所述存储器进行读数据操作；

所述存储器写数据模块用于向所述总线仲裁模块发送所述写数据请求命令，并对所述存储器进行写数据操作；

所述存储器刷新模块用于向所述总线仲裁模块发送所述刷新请求命令，并对所述存储器进行刷新操作。

在本发明的一个实施例中，所述功能请求的优先级排列顺序为：所述初始化请求优先于所述刷新请求，所述刷新请求优先于所述写数据请求，所述写数据请求优先于所述读数据请求。

在本发明的一个实施例中，还包括时钟产生模块，用于为所述存储器提供相移时钟。

在本发明的一个实施例中，所述时钟产生模块为锁相环。

在本发明的一个实施例中，所述锁相环包括相位锁相环或延迟锁相环。