[发明专利]一种基于FPGA的存储控制器在审
| 申请号： | 201811308518.6 | 申请日： | 2018-11-05 |
| 公开（公告）号： | CN109558346A | 公开（公告）日： | 2019-04-02 |
| 发明（设计）人： | 吉伟;郑强斌;贾红;程显志;陈维新;韦嶔 | 申请（专利权）人： | 西安智多晶微电子有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 西安嘉思特知识产权代理事务所(普通合伙) 61230 | 代理人： | 刘长春 |
| 地址： | 710075 陕西省西安*** | 国省代码： | 陕西;61 |
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| 摘要： | |||
| 搜索关键词： | 存储控制器 总线仲裁模块 缓冲器 用户接口模块 存储器 访问效率 总线仲裁 可读性 分工 | ||
1.一种基于FPGA的存储控制器，其特征在于，所述存储控制器包括功能模块、总线仲裁模块、总线仲裁缓冲器和用户接口模块，其中：
功能模块，用于向所述总线仲裁模块发送功能请求，并根据所述总线仲裁模块对功能请求优先级的比较结果，对存储器进行功能操作，其中，所述功能请求包括初始化请求、刷新请求、写数据请求和读数据请求，所述功能操作包括初始化操作、刷新操作、写数据操作或读数据操作；
总线仲裁模块，用于接收所述功能模块的功能请求，并对所述功能请求的优先级进行比较，根据优先级比较结果对所述功能模块的功能请求进行响应；
总线仲裁缓冲器，用于存储所述总线仲裁模块中未响应的功能请求；
用户接口模块，用于存储所述功能模块从存储器中读取的数据，或者用于存储向存储器进行写数据操作的数据。
2.根据权利要求1所述的存储控制器，其特征在于，所述功能模块包括存储器初始化模块、存储器读数据模块、存储器写数据模块和存储器刷新模块，其中：
所述存储器初始化模块用于向所述总线仲裁模块发送所述初始化请求命令，并对所述存储器进行初始化操作；
所述存储器读数据模块用于向所述总线仲裁模块发送所述读数据请求命令，并对所述存储器进行读数据操作；
所述存储器写数据模块用于向所述总线仲裁模块发送所述写数据请求命令，并对所述存储器进行写数据操作；
所述存储器刷新模块用于向所述总线仲裁模块发送所述刷新请求命令，并对所述存储器进行刷新操作。
3.根据权利要求1所述的存储控制器，其特征在于，所述功能请求的优先级排列顺序为：所述初始化请求优先于所述刷新请求，所述刷新请求优先于所述写数据请求，所述写数据请求优先于所述读数据请求。
4.根据权利要求1所述的存储控制器，其特征在于，其特征在于，还包括时钟产生模块，用于为所述存储器提供相移时钟。
5.根据权利要求4所述的存储控制器，其特征在于，所述时钟产生模块为锁相环。
6.根据权利要求5所述的存储控制器，其特征在于，所述锁相环包括相位锁相环或延迟锁相环。
7.根据权利要求1所述的存储控制器，其特征在于，所述存储器包括SDR SDRAM或DDRSDRAM。
8.根据权利要求1所述的存储控制器，其特征在于，所述存储控制器全部写入一片FPGA芯片。
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