[发明专利]实现神经网络的FPGA加速装置、方法和系统

说明书

本申请公开了用于实现神经网络的FPGA加速装置、方法和系统，该装置包括至少一存储单元，用于存储操作指令、运算数据和组成神经网络的n个子网络的权重数据，所述n为大于1的整数；多个计算单元，用于根据所述操作指令、所述运算数据、所述权重数据以及所述n个子网络的执行顺序j，执行所述神经网络计算中向量乘加操作，所述j的初始值为1，执行顺序为j的子网络的最终计算结果作为执行顺序为j+1的子网络的输入；以及控制单元，与所述至少一存储单元、所述多个计算单元相连，用于经由所述至少一存储单元获得所述操作指令，并且解析所述操作指令以控制所述多个计算单元。利用FPGA实现加速神经网络的运算过程，相对于通用处理器和图形处理器有高性能、低功耗的特点。

技术领域

本申请涉及深度学习技术领域，特别涉及实现神经网络的FPGA加速装置、方法和系统。

背景技术

随着机器学习技术的不断发展，深度神经网络已经成为认知与识别任务的最佳解决方案，在识别检测和计算机视觉领域引起了广泛关注，尤其在图像识别领域，深度神经网络已达到甚至超越人类的辨识准确度。

深度学习所得到的深度网络结构是一种运算模型，其中包含大量数据节点，每个数据节点与其他数据节点相连，各个节点间的连接关系用权重表示，主流的神经网络处理硬件通常是采用通用处理器(CPU)或者图形处理器(GPU)来实现，其中，随着GPU的大规模并行架构支持的不断推进，检测模型在GPU系统上的运行速度相较于单核CPU往往提升几十倍乃至上千倍，但GPU的高能耗对其应用造成了一定的限制。相比于GPU，FPGA在功耗方面具有很大的优势。

发明内容

鉴于以上问题，本发明的实施例提供一种实现神经网络的FPGA加速装置、方法和系统。

按照本发明的实施例的用于实现神经网络的FPGA加速装置，包括：至少一存储单元，用于存储操作指令、运算数据和组成神经网络的n个子网络的权重数据，所述n为大于1的整数；多个计算单元，用于根据所述操作指令、所述运算数据、所述权重数据以及所述n个子网络的执行顺序j，执行所述神经网络计算中向量乘加操作，所述j的初始值为1，执行顺序为j的子网络的最终计算结果作为执行顺序为j+1的子网络的输入；以及控制单元，与所述至少一存储单元、所述多个计算单元相连，用于经由所述至少一存储单元获得所述操作指令，并且解析所述操作指令以控制所述多个计算单元。

按照本发明的实施例的基于FPGA实现神经网络的方法，包括：设置至少一存储单元，存储操作指令、运算数据和组成神经网络的n个子网络的权重数据，所述n为大于1的整数；设置多个计算单元，根据所述操作指令、所述运算数据、所述权重数据以及所述n个子网络的执行顺序j，执行所述神经网络计算中向量乘加操作，所述j的初始值为1，执行顺序为j的子网络的最终计算结果作为执行顺序为j+1的子网络的输入；以及设置控制单元，与所述至少一存储单元、所述多个计算单元相连，所述控制单元经由所述至少一存储单元获得所述操作指令，并且解析所述操作指令以控制所述多个计算单元。

按照本发明的实施例的基于FPGA实现神经网络的硬件加速系统，包括处理器和前述的FPGA加速装置；其中，所述处理器，用于执行一组程序，向所述FPGA加速装置发送用于计算的初始数据；所述FPGA加速装置，用于根据所述处理器发送的初始数据，执行神经网络的计算，得到计算结果，将所述计算结果返给所述处理器。

从以上的描述可以看出，本发明的实施例的方案利用FPGA实现加速由多个子网络组成的神经网络的运算过程，相对于通用处理器和图形处理器有高性能、低功耗的特点。

附图说明

图1按照本发明的一实施例的实现神经网络的FPGA加速装置的示意图；

图1a为RNN-ResNet的一实施例的神经网络基本单元的结构示意图；

图1b为目标/背景判别网络一实施例的结构示意图；