[发明专利]实现神经网络的FPGA加速装置、方法和系统在审
| 申请号： | 201811274780.3 | 申请日： | 2018-10-30 |
| 公开（公告）号： | CN109492761A | 公开（公告）日： | 2019-03-19 |
| 发明（设计）人： | 金玲玲;饶东升 | 申请（专利权）人： | 深圳灵图慧视科技有限公司 |
| 主分类号： | G06N3/063 | 分类号： | G06N3/063;G06N3/04 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 518000 广东省深圳市*** | 国省代码： | 广东;44 |
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| 摘要： | |||
| 搜索关键词： | 操作指令 存储单元 计算单元 神经网络 加速装置 权重数据 运算数据 子网络 存储操作指令 神经网络计算 通用处理器 图形处理器 乘加操作 加速神经 运算过程 网络 低功耗 向量 解析 申请 | ||
1.用于实现神经网络的FPGA加速装置，包括：
至少一存储单元，用于存储操作指令、运算数据和组成神经网络的n个子网络的权重数据，所述n为大于1的整数；
多个计算单元，用于根据所述操作指令、所述运算数据、所述权重数据以及所述n个子网络的执行顺序j，执行所述神经网络计算中向量乘加操作，所述j的初始值为1，执行顺序为j的子网络的最终计算结果作为执行顺序为j+1的子网络的输入；
以及控制单元，与所述至少一存储单元、所述多个计算单元相连，用于经由所述至少一存储单元获得所述操作指令，并且解析所述操作指令以控制所述多个计算单元。
2.根据权利要求1所述的FPGA加速装置，其中，
所述n为2，所述组成神经网络的子网络按执行顺序的先后依次包括：背景识别网络和目标/背景判别网络。
3.根据权利要求1所述的FPGA加速装置，其中，
所述n为3，所述组成神经网络的子网络按执行顺序的先后依次包括：背景识别网络、目标/背景判别网络和目标分类回归网络，或，候选区域生成网络、背景识别网络和目标/背景判别网络。
4.根据权利要求1所述的FPGA加速装置，其中，
所述n个子网络的权重数据是利用遗传算法对已经训练好的所述神经网络进行片下离线压缩后获得的。
5.基于FPGA实现神经网络的方法，包括：
设置至少一存储单元，存储操作指令、运算数据和组成神经网络的n个子网络的权重数据，所述n为大于1的整数；
设置多个计算单元，根据所述操作指令、所述运算数据、所述权重数据以及所述n个子网络的执行顺序j，执行所述神经网络计算中向量乘加操作，所述j的初始值为1，执行顺序为j的子网络的最终计算结果作为执行顺序为j+1的子网络的输入；
以及设置控制单元，与所述至少一存储单元、所述多个计算单元相连，所述控制单元经由所述至少一存储单元获得所述操作指令，并且解析所述操作指令以控制所述多个计算单元。
6.根据权利要求5所述的方法，其中，
所述n为2，所述组成神经网络的子网络按执行顺序的先后依次包括：背景识别网络和目标/背景判别网络。
7.根据权利要求5所述的方法，其中，
所述n为3，所述组成神经网络的子网络按执行顺序的先后依次包括：背景识别网络、目标/背景判别网络和目标分类回归网络，或，候选区域生成网络、背景识别网络和目标/背景判别网络。
8.根据权利要求5所述的方法，其中，
所述n个子网络的权重数据是利用遗传算法对已经训练好的所述神经网络进行片下离线压缩后获得的。
9.基于FPGA实现神经网络的硬件加速系统，包括：处理器和如权利要求1-4任一项所述的FPGA加速装置；其中，
所述处理器，用于执行一组程序，向所述FPGA加速装置发送用于计算的初始数据；
所述FPGA加速装置，用于根据所述处理器发送的初始数据，执行神经网络的计算，得到计算结果，将所述计算结果返给所述处理器。
10.根据权利要求9所述的FPGA加速系统，其中，
所述处理器包括CPU、NP或ARM处理器。
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