[发明专利]半导体封装结构及其制作方法

说明书

一种半导体封装结构，包括一线路增层基板、一芯片、多个导电柱、一模封层及至少一内存模块；线路增层基板包括第一表面及第二表面，分别暴露出多个覆晶焊垫、多个第一焊垫及多个第二焊垫；芯片的第一面与这些覆晶焊垫电性连接；导电柱设于线路增层基板的第一表面，并分别与对应的第一焊垫电性连接；模封层设于线路增层基板的第一表面，且覆盖芯片及导电柱；芯片的第二面及各导电柱的第一端是暴露于模封层；内存模块设于模封层上，并与暴露于模封层的导电柱的第一端电性连接。本发明提供一种半导体封装结构及其制作方法，能够增加芯片的散热能力以及避免因导电线路良率问题而造成芯片的陪葬耗损。

技术领域

本发明是有关于一种封装结构及其制作方法，且特别是有关于一种堆栈式封装层叠的半导体封装结构及其制作方法。

背景技术

芯片封装主要提供集成电路（IC）保护、散热、电路导通等功能。随着晶圆工艺技术发展，集成电路密度、传输速率及降低信号干扰等效能需求提高，使得集成电路芯片封装的技术要求逐渐增加。

为了整合多数的组件于一封装体中，一种堆栈式层叠封装（stacked package onpackage, PoP）技术于是被开发出来。堆栈式层叠封装技术是将两个或更多的组件，以垂直堆栈或是背部搭载的方式，在底层（基础）封装中整合高密度的多位或混合信号逻辑组件，而在顶层（堆栈的）封装中整合高密度或组合内存。相较于传统并排排列方式的封装，堆栈式层叠封装占用更少的印刷电路板（printed circuit board,，PCB）的版面并简化电路板设计，可通过内存与逻辑电路的直接连接改善频率效能表现。

再随着技术的演进，又再发展出一种扇出型晶圆级封装（Fan-out wafer levelpackage, FOWLP）技术，或称之为整合型扇出封装（Integrated Fan-out, InFO）技术，其优势在于可省去载板，因而成本可较传统的PoP封装更为低廉，大幅节省芯片封装的成本，并可应用于行动通信装置的处理器芯片（application processor, AP）或其他射频（RF）、电源管理IC等大宗应用市场。

请搭配图1A至图1K所示，一种现有的整合型扇出封装10的制作方法包括下列步骤。如图1A，步骤S01将一芯片11放置于一玻璃基板12上。如图1B，步骤S02形成一模封层13于玻璃基板12以及芯片11上，以覆盖芯片11。如图1C，步骤S03于模封层13形成多个开孔131。如图1D，步骤S04于开孔131中形成导电柱14。如图1E，步骤S05将一载板15设置于模封层13以及导电柱14上。如第1F，步骤S06将玻璃基板12移除而形成一半导体封装半成品10a，并翻转半导体封装半成品10a，使得芯片11的一主动面111朝上。

再如图1G，步骤S07于半导体封装半成品10a上形成重分布层（redistributionlayer, RDL）16，其依据所需的层数而分别执行下述子步骤：形成介电层，接着在介电层形成开孔，再接着在开孔中形成金属层，最后研磨上表面。如图1G所示的重分布层16共包括十层金属层，因此，其必须执行十次上述的子步骤，最后暴露于最上层表面的金属层则作为连接焊垫161。

如图1H，步骤S08于连接焊垫161上形成导电凸块17a。如图1I，步骤S09移除载板15以暴露出导电柱14的一端。如图1J，步骤S10，接着提供一内存模块18，并通过导电凸块17b而与导电柱14电性连接。最后如图1K，步骤S11于导电凸块17b周围的空隙中形成介电层19，以完成整合型扇出封装10。

承上所述，现有的整合型扇出封装具有下列缺点：（1）芯片无法裸露，因而其散热效果将被限制。（2）先设置芯片后，再于半导体封装半成品上制作重分布层。倘若在制作重分布层的过程中因为失误而导致产生不良品，则芯片将可能随之报废，或需要进行费时与费工的重工程序。

发明内容

本发明的一目的是提供一种半导体封装结构及其制作方法，能够增加芯片的散热能力以及避免因导电线路良率问题而造成芯片的陪葬耗损。