[发明专利]半导体装置以及其制作方法

说明书

本发明公开一种半导体装置以及其制作方法，该半导体装置的制作方法包括下列步骤。提供半导体基底。多个栅极结构形成于半导体基底上。源极/漏极区形成于半导体基底中且形成于多个栅极结构之间。介电层形成于源极/漏极区上且位于多个栅极结构之间。形成开孔贯穿源极/漏极区上的介电层。在开孔中形成第一导电结构的下部。在第一导电结构的下部上以及开孔的内壁上形成介电间隙壁。在开孔中以及第一导电结构的下部上形成第一导电结构的上部。介电间隙壁围绕第一导电结构的上部。以两阶段方式形成第一导电结构可形成围绕上部的介电间隙壁，由此改善半导体装置的电性表现。

技术领域

本发明涉及一种半导体装置以及其制作方法，尤其是涉及一种具有介电间隙壁的半导体装置以及其制作方法。

背景技术

半导体集成电路的技术随着时间不断地进步成长，每个新世代制作工艺下的产品都较前一个世代具有更小且更复杂的电路设计。在各芯片区域上的功能元件因产品革新需求而必须使其数量与密度不断地提升，当然也就使得各元件几何尺寸需越来越小。举例来说，在场效晶体管(field effect transistor，FET)中，栅极线之间的间距需变得越来越小以提升集成电路的积集度。在栅极线的尺寸以及间距持续缩小的状况下，于栅极线之间或/及栅极线上形成导电插塞的制作工艺容许范围(process window)会非常小，且导电插塞之间的介电材料的时间相依介电质击穿(time dependent dielectric breakdown，TDDB)会随之恶化，导致电性表现以及可靠度受到影响。

发明内容

本发明提供了一种半导体装置以及其制作方法，利用两阶段方式形成第一导电结构，由此于第一导电结构的下部上形成围绕上部的介电间隙壁。介电间隙壁可增加不同导电结构之间的距离，进而达到改善半导体装置的电性表现与可靠度的效果。

本发明的一实施例提供一种半导体装置的制作方法，包括下列步骤。首先，提供一半导体基底。多个栅极结构形成于半导体基底上，一源极/漏极区形成于半导体基底中且形成于多个栅极结构之间，且一介电层形成于源极/漏极区上且位于多个栅极结构之间。形成一开孔贯穿源极/漏极区上的介电层。在开孔中形成一第一导电结构的一下部。在第一导电结构的下部上以及开孔的一内壁上形成一介电间隙壁。在开孔中以及第一导电结构的下部上形成第一导电结构的一上部，且介电间隙壁围绕第一导电结构的上部。

本发明的一实施例提供一种半导体装置，包括一半导体基底、多个栅极结构、一源极/漏极区、一介电层、一开孔、一第一导电结构、一导电阻障层以及一介电间隙壁。栅极结构设置于半导体基底上。源极/漏极区设置于半导体基底中且设置于多个栅极结构之间。介电层设置于源极/漏极区上且位于多个栅极结构之间。开孔贯穿源极/漏极区上的介电层。第一导电结构设置于开孔中。第一导电结构包括一下部以及一上部。上部设置于下部上。导电阻障层设置于开孔中且围绕第一导电结构。介电间隙壁设置于第一导电结构的下部上且围绕第一导电结构的上部。介电间隙壁设置于导电阻障层以及第一导电结构的上部之间。

附图说明

图1至图5为本发明第一实施例的半导体装置的制作方法示意图，其中

图2为图1之后的状况示意图；

图3为图2之后的状况示意图；

图4为图3之后的状况示意图；

图5为图4之后的状况示意图。

图6为本发明第二实施例的半导体装置的示意图。

主要元件符号说明

10 半导体基底

11 沟槽隔离

12 栅极间隙壁

13 源极/漏极区

14 接触蚀刻停止层