[发明专利]一种延迟缓冲电路及非对称时钟网络

说明书

本申请涉及FPGA技术，公开了一种延迟缓冲电路及非对称时钟网络。此延迟缓冲电路包括第一CMOS反相器、第一可调缓冲器和输出反相器，通过设置第一可调缓冲器的参数来阻止输出反相器输入信号的变化，进而增加缓冲器延迟；此非对称时钟网络是将上述可调延迟缓冲器设置到FPGA内部多级非对称时钟网络的各级水平节点和垂直节点处，实现对不同位置的时钟网络延迟进行延迟调节最终减小各个时钟偏斜间的延迟差。本申请大大减少整个时钟网络时钟偏斜，一定程度上增强了时钟信号的稳定性，提高了系统性能。

技术领域

本申请涉及FPGA技术，特别涉及一种延迟缓冲电路及非对称时钟网络。

背景技术

在ASIC设计中为了保证尽可能小的时钟偏斜性能，通常采用二叉树型的时钟网络，保证时钟源source到每个时钟尾端sink的延迟路径相同，如图1所示source到sink1和sink2经过的路径长度相等。其缺点是时钟网络的整体走线长度为长+宽的1.5～2倍，需要非常多的走线通道、驱动缓冲器以及更多的时钟功耗(时钟功耗取决于走线电容)。

在FPGA可编程逻辑阵列中，一般集成有很多条时钟网络(16～32)，时钟网络分布在可编程逻辑单元间，由于走线面积限制以及阵列形状的限制，无法采用ASIC设计中常用的低偏斜二叉树结构，而一般采用二叉树型结合鱼骨型的网络结构。但是，鱼骨型结构由于时钟源端到尾端的走线距离差异就会引入较大的时钟偏斜(skew)，从而导致FPGA内时钟网络存在着较大时钟偏斜问题。

发明内容

本申请的目的在于提供一种延迟缓冲电路及非对称时钟网络。实现了在不增加时钟缓冲器功耗的情况下，降低了FPGA内部时钟网络偏斜。

为了解决上述问题，本申请公开了一种延迟缓冲电路，包括：

第一CMOS反相器，该第一CMOS反相器的输入端与第一输入端耦合；

第一可调缓冲器，该第一可调缓冲器由栅极为第一延迟控制端的第一PMOS，源极与该第一PMOS的漏极耦合的第二PMOS，漏极与该第二PMOS的漏极耦合的第一NMOS，以及漏极与该第一NMOS的漏极耦合的第二NMOS依次串联组成，该第二NMOS的栅极是第二延迟控制端，该第二PMOS的栅极与该第一NMOS的栅极的连接点是该第一可调缓冲器的输入端，该第二PMOS的漏极与该第一NMOS的漏极的连接点是该第一可调缓冲器的输出端；该第一可调缓冲器用于阻止输出反相器的输入端信号的变化，进而增加缓冲延迟；

输出反相器，该输出反相器的输出端与该第一可调缓冲器的输入端耦合，该输出反相器的输入端分别与该第一CMOS反相器输出端、该第一可调缓冲器的输出端耦合。

在一个优选例中，该输出反相器是CMOS反相器。

在一个优选例中，该第一可调缓冲器工作时，该第一和第二延迟控制端分别设置为低电平和高电平。

在一个优选例中，该第一可调缓冲器为粗调缓冲器，该延迟缓冲电路还包括细调缓冲器，该细调缓冲器用于增加该第一反相器的驱动能力来减少缓冲延迟。

在一个优选例中，该细调缓冲器由第二可调缓冲器和第三可调缓冲器组成；其中，该第二可调缓冲器输出端、该第三可调缓冲器的输出端分别与第一CMOS反相器的输出端耦合，该第二可调缓冲器输入端、该第三可调缓冲器的输入端分别与第一CMOS反相器的输入端耦合。

在一个优选例中，该第二可调缓冲器和第三可调缓冲器的组成结构与该第一可调缓冲器相同。

在一个优选例中，该细调缓冲器个数设置为2M，M为自然数，且M值越大，延迟调节精度越高。

本申请还公开了一种非对称时钟网络，包括非对称时钟网络和可调延迟缓冲器，该可调延迟缓冲器设置在该非对称时钟网络的各级水平节点和垂直节点处；该可调延迟缓冲器包括前文描述的延迟缓冲电路。