[发明专利]一种延迟缓冲电路及非对称时钟网络

权利要求书

1.一种延迟缓冲电路，其特征在于，包括：

第一CMOS反相器，所述第一CMOS反相器的输入端与第一输入端耦合；

第一可调缓冲器，所述第一可调缓冲器由栅极为第一延迟控制端的第一PMOS，源极与所述第一PMOS的漏极耦合的第二PMOS，漏极与所述第二PMOS的漏极耦合的第一NMOS，以及漏极与所述第一NMOS的漏极耦合的第二NMOS依次串联组成，所述第二NMOS的栅极是第二延迟控制端，所述第二PMOS的栅极与所述第一NMOS的栅极的连接点是所述第一可调缓冲器的输入端，所述第二PMOS的漏极与所述第一NMOS的漏极的连接点是所述第一可调缓冲器的输出端；所述第一可调缓冲器用于阻止输出反相器的输入端信号的变化，进而增加缓冲延迟；

输出反相器，所述输出反相器的输出端与所述第一可调缓冲器的输入端耦合，所述输出反相器的输入端分别与所述第一CMOS反相器输出端、所述第一可调缓冲器的输出端耦合。

2.根据权利要求1所述的延迟缓冲电路，其特征在于，所述输出反相器是CMOS反相器。

3.根据权利要求2所述的延迟缓冲电路，其特征在于，所述第一可调缓冲器工作时，所述第一和第二延迟控制端分别设置为低电平和高电平。

4.根据权利要求3所述的延迟缓冲电路，其特征在于，所述第一可调缓冲器为粗调缓冲器，所述延迟缓冲电路还包括细调缓冲器，所述细调缓冲器用于增加所述第一CMOS反相器的驱动能力来减少缓冲延迟。

5.根据权利要求4所述的延迟缓冲电路，其特征在于，所述细调缓冲器由第二可调缓冲器和第三可调缓冲器组成；其中，所述第二可调缓冲器输出端、所述第三可调缓冲器的输出端分别与第一CMOS反相器的输出端耦合，所述第二可调缓冲器输入端、所述第三可调缓冲器的输入端分别与第一CMOS反相器的输入端耦合。

6.根据权利要求5所述的延迟缓冲电路，其特征在于，所述第二可调缓冲器和第三可调缓冲器的组成结构与所述第一可调缓冲器相同。

7.根据权利要求6所述的延迟缓冲电路，其特征在于，所述细调缓冲器个数设置为2M，M为自然数，且M值越大，延迟调节精度越高。

8.一种非对称时钟网络，其特征在于，包括非对称时钟网络和可调延迟缓冲器，所述可调延迟缓冲器设置在所述非对称时钟网络的各级水平节点和垂直节点处；所述可调延迟缓冲器包括权利要求1-7中任意一项所述的延迟缓冲电路。

9.根据权利要求8所述的时钟网络，其特征在于，所述时钟网络由上层二叉树和下层鱼骨型网络结构构成。

10.根据权利要求9所述的时钟网络，其特征在于，所述时钟网络是FPGA内部多级非对称时钟网络。