[发明专利]差分电路和模拟集成电路

说明书

本申请涉及一种差分电路和模拟集成电路，将差分电路中的差分管和负载管的分管设置在dummy管之间，并设置为第一差分管的分管到dummy管的分管的有源区长度等于第二差分管的分管到dummy管的分管的有源区长度，第一负载管的分管到dummy管的分管的有源区长度等于第二负载管的分管到dummy管的分管的有源区长度，使得第一差分管和第二差分管的分管周围的环境一致，以及第一负载管与第二负载管的分管周围的环境一致，从而获得良好的工艺匹配，降低加工过程中LOD效应对核心器件的影响。此外，利用dummy管使阱边缘远离差分管和负载管，从而降低WPE效应。如此，可保证在深亚微米工艺条件下有效降低LOD效应和WPE效应对电路的影响，提高了深亚微米工艺条件下的电路性能。

技术领域

本申请涉及半导体工艺技术领域，特别是涉及一种差分电路和模拟集成电路。

背景技术

随着半导体集成电路工艺越来越先进，工艺尺寸从微米级到亚微米级再到深亚微米级这一系列的升级过程，使得芯片规模动辄就是百万级别晶体管。

随着工艺尺寸的减小，目前的STI(Shallow Trench Isolation，浅槽隔离)技术会在芯片制造过程中对器件产生应力的问题，进而产生LOD(Length Of Diffusion离子注入区长度偏差效应)效应和WPE(Well Proximity Effect，阱邻近效应)效应，导致制造出来的器件参数产生偏差，偏离设计要求，从而影响整个芯片的性能，从而导致在深亚微米工艺条件下电路性能降低的问题。

发明内容

基于此，有必要针对STI技术导致在深亚微米工艺条件下电路性能降低问题，提供一种可提高深亚微米工艺条件下电路性能的差分电路和模拟集成电路。

一种差分电路，包括第一差分管、第二差分管、第一负载管、第二负载管和dummy管，所述第一差分管的分管和所述第二差分管的分管设置于所述dummy管的分管之间，且所述第一差分管的分管到所述dummy管的分管的有源区长度等于所述第二差分管的分管到所述dummy管的分管的有源区长度；所述第一负载管的分管和所述第二负载管的分管设置于所述dummy管的分管之间，且所述第一负载管的分管到所述dummy管的分管的有源区长度等于所述第二负载管的分管到所述dummy管的分管的有源区长度。

一种模拟集成电路，包括上述差分电路。

上述差分电路和模拟集成电路，将差分电路中的差分管和负载管的分管设置在dummy管之间，并设置为第一差分管的分管到dummy管的分管的有源区长度等于第二差分管的分管到dummy管的分管的有源区长度，第一负载管的分管到dummy管的分管的有源区长度等于第二负载管的分管到dummy管的分管的有源区长度，使得第一差分管和第二差分管的分管周围的环境一致，以及第一负载管与第二负载管的分管周围的环境一致，从而获得良好的工艺匹配，降低加工过程中LOD效应对核心器件的影响。此外，利用dummy管使阱边缘远离差分管和负载管，从而降低WPE效应。如此，可保证在深亚微米工艺条件下有效降低LOD效应和WPE效应对电路的影响，提高了深亚微米工艺条件下的电路性能。

附图说明

图1为一实施例中差分电路的结构示意图；

图2为一实施例中差分电路中差分管电路层的结构示意图；

图3为一实施例中差分电路中载管电路层的结构示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。