[发明专利]基于自适应原模图LDPC码的NAND闪存控制系统

说明书

本发明涉及一种基于自适应原模图LDPC码的NAND闪存控制系统。包括NAND闪存的主存储系统控制器、擦写次数记录模块、编码器、译码器；所述擦写次数记录模块的输入端连接NAND闪存的主存储系统控制器，擦写次数记录模块的输出端分别连接编码器和译码器；所述NAND闪存的主存储系统控制器的数据输入接口连接所述编码器的输出端，NAND闪存的主存储系统控制器的数据输出接口与所述译码器的输入端相连；所述编码器根据擦写次数记录模块所送入的状态信号，内部选用不同的基础矩阵进行编码并送到输出端；所述译码器根据擦写次数记录模块送入的状态信号选择相对应的基础矩阵进行译码并输出结果。本发明节约了闪存空间资源，提高闪存存储的整体性能，延长闪存的使用寿命。

技术领域

本发明涉及电子通信领域中的信道编码，尤其涉及一种基于自适应原模图LDPC码的NAND闪存控制系统。

背景技术

NAND 闪存目前在电子产品中广泛使用，而NAND闪存伴随技术规模的加快，生产工艺的进步，例如多层单元闪存MLC(Multi-level-cell)技术的成熟已经替代了SLC(Single-level-cell)技术，而且拥有更大存储容量的TLC(Trinary- level-cell)技术的发展不断提高自己的市场占额。MLC,TLC等技术的存在，使得闪存的存储单元存储信息增加的同时，相邻电压层级的间隔也在减小，伴随而来的就是闪存系统误码率的提升。在闪存系统中，误码率主要来源于存储单元之间的干扰和随时间而来的存储电压损耗。因此，为了保证NAND闪存能够在逐渐变高的误码率下保持稳定可靠的性能，在系统中运用更强的纠错码成为一个研究的重点方向。具有更强可靠性的NAND闪存也将在未来市场中更具竞争力。

在NAND闪存中，硬件单元会因为信息不断的擦除和写入而磨损，所以使用频率越高或是使用时间越久，闪存的工作性能就会越低。在MLC、TLC等技术应用下的NAND闪存，随着容量的提升，本身尺寸就在缩小的NAND闪存变得更容易受到电路级噪声的干扰，以致闪存在处理信息过程中出现错误的频率上升，可靠性下降。通常在NAND闪存应用的系统中，要求错误率(BER)小于10^-15。

Gallager所提出的的低密度奇偶检验(low-density-parity-check,LDPC)码是一类优越的纠错码，LDPC码近年来发展的趋势非常稳定，性能也逐步提升，在优秀译码算法下能够接近香农限。并且LDPC码描述和实现比较简单，译码简单具有可实行并行操作的特点，适合硬件实现。与之前应用NAND闪存中的BCH码相比，BCH码已经难以解决闪存日益严重的误码率问题，LDPC码在性能和纠错能力上都明显优于前者。JPL实验室提出了性能比常规奇偶检验码更优的原模图低密度奇偶检验码，即原模图LDPC码。

现有的技术方案《一种基于自适应LDPC 码的NAND 闪存差错控制器》，此专利文献申请号为201510098969.1。此技术方案在NAND闪存差错控制器中运用自适应LDPC码，设置码率分别为0.9、0.7、0.5的三种LDPC编码器和译码器；设置了擦写次数记录模块和两个选择器，通过擦写次数纪录模块向选择器传送状态信号，根据设置好的阈值来选择在不同阶段使用不同码率的编码器和译码器。这样可以使得NAND 闪存误码增加的时候，仍然能保证闪存的可靠性，并大大延长了闪存的寿命。但此方案采用多对不同的编译码器，每一对编译码器是相互独立的，分别对应不同的编码码率。这种方法占用过多的闪存空间，造成空间资源的浪费；除此之外，方案中运用的编码方法为常规LDPC码，在效率方面还有很大的提升空间，选用性能更好的编码方法具有重要意义。