[发明专利]系统封装结构及其静电放电防护结构

权利要求书

1.一种静电放电防护结构，其耦接至少一集成电路，其特征在于，该静电放电防护结构包括：

重分布层，耦接至该至少一集成电路且设置在该至少一集成电路外，该重分布层具有第一电极以及第二电极；以及

第一晶体管阵列，耦接至该至少一集成电路的引脚端、该第一电极以及该第二电极，该第一晶体管阵列具有多个晶体管，所述多个晶体管中的多个第一晶体管相互并联耦接，所述多个晶体管中的多个第二晶体管相互并联耦接，所述多个第一晶体管以及所述多个第二晶体管用以被导通以宣泄静电放电电流，

其中该静电放电防护结构中的该第一晶体管阵列设置在该至少一集成电路外的该重分布层中，该集成电路被设置在封装材料中，且该重分布层配置在该封装材料以及基板间，且该重分布层的布局面积大于该第一晶体管阵列的布局面积，以及

其中所述多个晶体管排列为多个晶体管串，所述多个晶体管串分别通过多条导线耦接至该引脚端，其中所述多条导线分别提供的多个传输延迟相同。

2.如权利要求1所述的静电放电防护结构，其中所述多个第一晶体管分别对应所述多个第二晶体管，各该第一晶体管的第一端耦接至该第一电极，各该第一晶体管的第二端耦接至对应的第二晶体管的第一端以及该引脚端，对应各该第一晶体管的第二晶体管的第二端耦接至该第二电极。

3.如权利要求1所述的静电放电防护结构，其中各该第一晶体管为P型晶体管或N型晶体管，各该第二晶体管为P型晶体管或N型晶体管。

4.如权利要求1所述的静电放电防护结构，其中所述多个晶体管耦接为二极管组态。

5.如权利要求1所述的静电放电防护结构，其中所述多个晶体管的数量依据晶体管的电子移动率来决定。

6.如权利要求5所述的静电放电防护结构，其中所述多个晶体管的数量与该电子移动率负相关。

7.如权利要求5所述的静电放电防护结构，其中所述多个第一晶体管以及所述多个第二晶体管的数量介于20～1000颗间。

8.如权利要求1所述的静电放电防护结构，其中各该晶体管的通道宽度介于3～10微米，各该晶体管的通道长度介于3～10微米。

9.如权利要求1所述的静电放电防护结构，其中该集成电路对该重分布层的垂直投影面，与该第一晶体管阵列对该重分布层的垂直投影面完全重叠、部分重叠或不相重叠。

10.如权利要求1所述的静电放电防护结构，还包括：

多个二极管，所述多个二极管分别与所述多个晶体管并联耦接。

11.如权利要求10所述的静电放电防护结构，其中各该二极管与对应的各该晶体管包括：

半导体材质；

绝缘层，与该半导体材质重叠配置；

栅极结构，与该绝缘层重叠配置；

第一掺杂区，配置在该半导体材质的第一侧边，并耦接至各该晶体管的第一端以及对应的各该二极管的第一端；

第二掺杂区、第三掺杂区以及第四掺杂区，配置在该半导体材质的第二侧边，

其中，该第一侧边与该第二侧边相对，该第三掺杂区耦接至各该晶体管的第二端以及各该二极管的第二端，该第一掺杂区、该第二掺杂区与该第四掺杂区的掺杂型态相同，该第一掺杂区与该第三掺杂区的掺杂型态相反。

12.如权利要求11所述的静电放电防护结构，其中该第一掺杂区、该第二掺杂区与该第四掺杂区的掺杂型态为N型，对应的各该晶体管为N型晶体管，对应的各该二极管的第一端为阴极，对应的各该二极管的第一端为阳极。

13.如权利要求11所述的静电放电防护结构，其中该第一掺杂区、该第二掺杂区与该第四掺杂区的掺杂型态为P型，对应的各该晶体管为P型晶体管，对应的各该二极管的第一端为阳极，对应的各该二极管的第一端为阴极。