[发明专利]一种用于III-V族氮化物功率器件有源区与终端结构的制作方法

说明书

本发明公开了一种用于III‑V族氮化物功率器件有源区与终端结构的制作方法。该方法可以用于制作III‑V族氮化物材料结势垒肖特基二极管结构。本结构中，外延层包括低掺杂浓度的N型漂移层以及高掺杂浓度的P型外延层。在P区中通过注入氢离子或其他具有相似作用的离子以钝化P区中镁离子的激活，降低P型导电率。通过以上方法可以局部钝化P区并与阳极形成肖特基接触，进而制成GaN结势垒肖特基结势垒二极管。通过以上方法也可以得到不同有效掺杂的区域，从而在器件结边缘制作终端，提高器件耐压。这种工艺在实验室和工业生产的条件下可行性较高。能够在P型III‑V族氮化物中降低P型导电率，从而制成结势垒肖特基、各型终端、IGBT、MOSFET等半导体器件或相关结构。

技术领域

本发明涉及半导体技术领域，特别涉及一种用于III-V族氮化物功率器件有源区与终端结构的制作方法。

背景技术

相较于以硅为代表的第一代半导体和以砷化镓为代表的第二代半导体，以碳化硅和III-V族氮化物为代表的第三代半导体，因其禁带宽度大、临界击穿场强高、电子饱和速率高等特点，在电力电子应用中具有显著优势。

目前以结势垒肖特基二极管为代表的结势垒结构已经用于硅和碳化硅器件，但由于工艺原因，在III-V族氮化物器件中，难以形成选择性P性掺杂结构。

肖特基二极管的正向导通电压较低，但是导通后呈现阻性并且反向耐压与方向漏电难以达到较高要求。传统PiN二极管反向击穿电压较高，但是正向导通压降较高，存在较大损耗。引入氢离子或其他具有相似作用的离子后制作得到的结势垒肖特基二极管之后可以有效结合上述两种结构优点，得到正向导通压降较低，击穿电压较高的特性。

在器件阻断特性方面，尽管高压功率器件的阻断特性最终由漂移区的掺杂浓度和厚度决定，但通常会因结附近电场聚集出现提前击穿，因此终端保护技术对于提高器件耐压和可靠性有着重要作用。。

在硅和碳化硅体系中，常用的功率器件终端结构包括场限环(FLR)，结终端延伸(JTE)等终端结构，往往涉及到局部P型掺杂。由于局部P型离子注入和激活效率的根本限制，通过热扩散和离子注入实现氮化镓局部P型掺杂极其困难，使得氮化镓高效稳足终端结构的实现颇具挑战。

发明内容

本发明首先所要解决的技术问题是提供一种用于III-V族氮化物功率器件有源区与终端结构的制作方法，该方法针对现有的结制作技术的难点与不足，适用于III-V族氮化物体系，工艺相对简单，可以降低P型掺杂区域导电率，进而得到结势垒肖特基二极管的有源区结构，或基于结的终端结构。

为此，本发明所述方法采用以下技术方案：一种III-V族氮化物功率器件的有源区制作方法，该方法包括对有源区的P型掺杂区中的部分区域进行钝化，钝化的区域与功率器件的终端不连通。

进一步地，钝化后的区域通过或不通过额外注入Si形成目标浓度的N型区域，并与未钝化的P区形成PN结，且钝化后的区域将与金属形成肖特基接触。

进一步地，所述功率器件包括结势垒肖特基二极管(JBS)、混合PiN/Schottky二极管(MPS)。

一种III-V族氮化物功率器件的终端结构制作方法，所述功率器件中包含有源区，且所述有源区外围具有P型掺杂区，该方法包括：对有源区外围的P型掺杂区进行钝化，获得所述终端结构。

进一步地，所述的终端结构包括结终端扩展、场限环等终端结构。

进一步地，终端结构与功率器件的电极、有源区中的任意一个重叠，不重叠或边缘对齐；其深度与主结深度相同，或者不同。

进一步地，终端结构单独作为功率器件的终端，或者，与场板或沟槽结构共同构成功率器件的终端，其中所述沟槽的数量为任意个，沟槽的形状是：倒梯形、U型、v型、方形或阶梯型中任一种。