[发明专利]一种消除闪存编程干扰的电路

说明书

本发明公开了一种消除闪存编程干扰的电路，包括：窄脉冲产生电路，用于产生一宽度为τ的正向窄脉冲；窄脉冲输出电路，用于根据所述窄脉冲产生电路的输出产生宽度为τ的正向窄脉冲和负向窄脉冲，即编程预充电窄脉冲PROGDR_P和编程许可窄脉冲PROGEN_P；位线充电电路，用于在所述编程预充电窄脉冲PROGDR_P的宽度为τ的正向窄脉冲的控制下打开NMOS管以将对应的位线快速预充电至Vdd‑Vt，通过本发明，可消除NORD cell的编程干扰。

技术领域

本发明涉及存储单元编程技术领域，特别是涉及一种消除闪存编程干扰的电路。

背景技术

图1为现有技术之NORD Cell阵列示意图。其中存储阵列为M*N，每一列有M个存储单元，每一行有N个存储单元，每个存储单元有两个存储位，对应位线分别为第一位线BL0j、第二位线BL1j，j＝0,1,……,N-1，每一列的第一位线BL0j和第二位线BL1j间隔连接，即第0行的存储单元的第一位线BL0与第1行的存储单元的第二位线BL1、第2行的存储单元的第一位线BL0、第3行的存储单元的第二位线BL1、……相连组成该列的第一位线BL0j，而第0行的存储单元的第二位线BL1与第1行的存储单元的第一位线BL0、第2行的存储单元的第二位线BL1、第3行的存储单元的第一位线BL0、……相连组成该列的第二位线BL1j，每个存储单元的两个存储位对应两个控制栅极，即第一控制栅极CG0i、第二控制栅极CG1i，每个存储单元的两个存储位共用字线WLi，i＝0,1,……,M-1，每一行的存储单元共用第一控制栅极CG0i、第二控制栅极CG1i和字线WLi，每个存储单元的结构如图2所示。

图2为现有技术中一种双分离栅存储单元(NORD Cell)结构示意图。如图2所示，该双分离栅存储单元，包括：半导体P型衬底(P_sub)10，其上设置N阱(N-Well)11，N阱11上具有间隔设置的源极区域(S)110和漏极区域(D)120及沟道区130；沟道区130，位于源极区域(S)110和漏极区域(D)120之间；第一位线BL0和第二位线BL1，分别连接于源极区域110和漏极区域120；第一浮栅210，设置于源极区域110右上方之沟道区130上方；第二浮栅220，设置于漏极区域120左上方之沟道区130上方，第一浮栅210和第二浮栅220分别构成第一存储位单元和第二存储位单元；第一控制栅310和第二控制栅320，分别设置于第一浮栅210和第二浮栅220上方，第一和第二控制栅线分别连接第一控制栅310和第二控制栅320；字线区40，位于第一浮栅210和第二浮栅220之间的沟道区130上方，字线WL连接字线区40，所有隔离用的氧化硅(BL0、CG0、WL、CG1、BL1间)均忽略。

现有技术对图2所示双分离栅闪存编程时一般采用源极注入方式(SourceSideinjection)，假设左侧存储位a(椭圆圈处存储位)被选中，设置字线电压WL＝1.4V，第一控制栅线电压CG0＝8.6V，第一位线BL0电压BL0＝5.25V，第二控制栅线电压CG1＝5.25V，第二位线BL1为编程下拉电压Vdp。

编程下拉电压Vdp是通过编程下拉电流Idp自动产生，如果选中存储单元的选中位的位线编程高压Vsp＝5.25v已经施加上去，选中存储单元的未选中位的位线电压即编程下拉电压Vdp上去太慢就可能会对同列不选中的存储单元(cell)产生编程干扰。

对于NORD cell，假设选中图2所示存储位a，时序如图3所示，片选CEb拉低，地址A_MS-8(高位到低位)有效，编程模式PROG信号起来时，编程电流Idp开始下拉，第二位线BL1的电压Vdp被拉到0，等PROG2完全建立，需要编程的IO对应的第一位线BL0被施加编程高压Vsp，当编程高压Vsp被施加上去的时候，第二位线BL1的编程下拉电压Vdp有一个建立过程，在这个过程中同列不选中的cell可能产生编程干扰

发明内容

为克服上述现有技术存在的不足，本发明之目的在于提供一种消除闪存编程干扰的电路，以消除NORD cell的编程干扰。