[发明专利]一种半导体存储器及其制造方法

说明书

本申请公开了一种半导体存储器及其制造方法。在该方法中，对接在一起的第一堆叠结构和第二堆叠结构中的沟道孔内的功能层分别形成，而非在对接以后，通过一步工艺同时形成，因此，在形成上层堆叠结构即第二堆叠结构之前，就将底层堆叠结构即第一堆叠结构底部的存储器层刻蚀掉，相较于上下两层堆叠结构的沟道孔的纵横比，一层堆叠结构的沟道孔的纵横比要小一半，因此，本申请提供的方法能够降低沟道孔底部的存储器层的刻蚀工艺难度，同理，也能降低存储阵列公共源极的刻蚀工艺难度。此外，在本申请提供的方法中，上下堆叠结构沟道孔内的功能层分别形成，如此，提高了薄膜均匀性，改善了结构或应力方面的问题。

技术领域

本申请涉及存储器技术领域，尤其涉及一种半导体存储器及其制造方法。

背景技术

3D NAND存储器是一种拥有三维堆叠结构的闪存器件，其存储核心区是由交替堆叠的金属栅层和层间绝缘层结合垂直沟道孔组成。相同面积条件下，垂直堆叠的金属栅层越多，意味着闪存器件的存储密度越大、容量越大。目前常见的存储结构的字线堆叠层数可达数十上百层。

为了提高3D NAND存储器的存储密度，出现了堆叠3D NAND存储器。该堆叠3D NAND存储器由至少两个堆叠结构对接在一起形成。目前，堆叠3DNAND存储器的制造工艺中，一般均是在堆叠结构对接后，再通过一步工艺形成沟道孔内部的存储器的功能层，其中，存储器功能层包括存储器层和沟道层。如此，现有的堆叠3D NAND存储器的制造工艺存在以下问题：

1、由于多个堆叠结构的对接，导致沟道孔的纵横比较大，因而，沟道孔底部的存储器层的刻蚀工艺存在较大难度。

2、同样，由于较大纵横比的沟道孔，3D NAND存储器的存储阵列公共源极的刻蚀也存在较大难度。

3、此外，上下堆叠结构的沟道孔内的功能层均在堆叠在一起后通过一步工艺形成，导致薄膜均匀性较差，而且会产生结构或应力方面的问题。

发明内容

有鉴于此，本申请提供了一种半导体存储器及其制造方法，以解决上述堆叠3DNAND存储器制造过程中存在的技术问题。

为了解决上述技术问题，本申请采用了如下技术方案：

一种半导体存储器，包括：

衬底，

位于所述衬底上方的第一堆叠结构，所述第一堆叠结构包括贯穿所述第一堆叠结构的第一沟道孔，所述第一沟道孔内形成有存储器的功能层；

位于所述第一堆叠结构上方的栅连接层，所述栅连接层上形成有开口，所述开口位于所述第一沟道孔的上方；

位于所述开口内的插塞结构，所述插塞结构与第一沟道孔内的功能层连接；

以及覆盖所述栅连接层及所述插塞结构的第二堆叠结构，所述第二堆叠结构包括贯穿所述第二堆叠结构的第二沟道孔，所述第二沟道孔内形成有存储器的功能层；所述第二沟道孔内的功能层通过所述插塞结构与第一沟道孔的功能层连接。

可选地，所述开口的横向尺寸大于所述第一沟道孔的径向尺寸。

可选地，所述半导体存储器还包括：

形成于所述栅连接层上的栅氧化层。

可选地，所述半导体存储器还包括：

位于所述第二沟道孔内且靠近所述第二沟道孔上表面的漏极塞。

可选地，所述栅连接层或插塞结构的材料为多晶硅。

可选地，所述栅多晶硅为未掺杂或低掺杂多晶硅，所述低掺杂多晶硅的掺杂浓度不高于10¹⁹cm^-3。

可选地，所述栅连接层为金属栅材料层。