[发明专利]半导体器件及其制造方法及包括该器件的电子设备有效
| 申请号: | 201811178260.2 | 申请日: | 2018-10-10 | 
| 公开(公告)号: | CN109326650B | 公开(公告)日: | 2022-04-19 | 
| 发明(设计)人: | 朱慧珑;吴振华 | 申请(专利权)人: | 中国科学院微电子研究所 | 
| 主分类号: | H01L29/78 | 分类号: | H01L29/78;H01L29/06;H01L29/08;H01L29/423;H01L21/336 | 
| 代理公司: | 中科专利商标代理有限责任公司 11021 | 代理人: | 倪斌 | 
| 地址: | 100029 *** | 国省代码: | 北京;11 | 
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| 摘要: | |||
| 搜索关键词: | 半导体器件 及其 制造 方法 包括 器件 电子设备 | ||
1.一种半导体器件,包括:
衬底;
依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层,围绕所述沟道层的外周形成有栅堆叠;
其中,在所述第一源/漏层和所述第二源/漏层的至少一个中形成有至少一个界面结构,所述界面结构的两侧的导带能级不同和/或价带能级不同;
其中,所述至少一个界面结构沿平行于所述衬底的顶部表面的方向形成;
其中,所述第一源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第一半导体层和至少一层第二半导体层,在所述第一半导体层与所述第二半导体层之间形成所述界面结构;
其中,所述第一半导体层的导带能级或价带能级与所述第二半导体层的导带能级或价带能级不同且所述导带能级或所述价带能级之间的差值大于或等于设定的阈值;
其中,所述至少一个界面结构是pn结。
2.根据权利要求1所述的半导体器件,其中,所述第二源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第四半导体层和至少一层第三半导体层,在所述第四半导体层与所述第三半导体层之间形成所述界面结构。
3.根据权利要求2所述的半导体器件,其中,
所述第三半导体层的导带能级或价带能级与所述第四半导体层的导带能级或价带能级不同且所述导带能级或所述价带能级之间的差值大于或等于设定的阈值。
4.根据权利要求1-3中任一项所述的半导体器件,其中,
第一半导体层为AlxGa1-xN、InxGa1-xAs、InP或SiaGe1-a,0.1<x<0.7,第二半导体层为GaN、InyAl1-yAs、InyAl1-yAs或SibGe1-b,0.3<y<0.7,其中a≠b;和/或
第三半导体层为AlxGa1-xN、InxGa1-xAs、InP或SiaGe1-a,0.1<x<0.7,第四半导体层为GaN、InyAl1-yAs、InyAl1-yAs或SibGe1-b,0.3<y<0.7,其中a≠b。
5.根据权利要求1所述的半导体器件,其中,所述第一源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第一掺杂层和至少一层第二掺杂层,在所述第一掺杂层与所述第二掺杂层之间形成所述pn结。
6.根据权利要求5所述的半导体器件,其中,所述第二源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第四掺杂层和至少一层第三掺杂层,在所述第四掺杂层与所述第三掺杂层之间形成所述pn结。
7.根据权利要求1所述的半导体器件,其中,所述第二源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第四掺杂层和至少一层第三掺杂层,在所述第四掺杂层与所述第三掺杂层之间形成所述pn结。
8.根据权利要求1-3、5-7中任一项所述的半导体器件,其中,所述沟道层的半导体材料与至少一层第二掺杂层的半导体材料或至少一层第二半导体层的半导体材料不同,和/或所述沟道层的半导体材料与至少一层第四掺杂层的半导体材料或至少一层第四半导体层的半导体材料不同。
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