[发明专利]一种晶圆级的射频芯片电磁屏蔽封装工艺

说明书

本发明公开了一种晶圆级的射频芯片电磁屏蔽封装工艺，包括如下步骤：101）底座处理步骤、102）顶部处理步骤、103）中间层处理步骤、104）封装步骤；本发提供晶圆级的壳体产量大成本低，适合大规模生产的射频芯片电磁屏蔽封装工艺。

技术领域

本发明涉及半导体技术领域，更具体的说，它涉及一种晶圆级的射频芯片电磁屏蔽封装工艺。

背景技术

毫米波射频技术在半导体行业发展迅速，其在高速数据通信、汽车雷达、机载导弹跟踪系统以及空间光谱检测和成像等领域都得到广泛应用，预计2018年市场达到11亿美元，成为新兴产业。新的应用对产品的电气性能、紧凑结构和系统可靠性提出了新的要求，对于无线发射和接收系统，目前还不能集成到同一颗芯片上(SOC)，因此需要把不同的芯片包括射频单元、滤波器、功率放大器等集成到一个独立的系统中实现发射和接收信号的功能。

传统封装工艺把各种功能芯片和无源器件安装在基板上，占用面积大，可靠性差，不能满足封装系统越来越小型化的趋势，而基于标准硅工艺的三维异构封装技术(系统级封装SIP)运用TSV技术和空腔结构将不同衬底不同功能的芯片集成在一起，能在较小的区域内实现芯片的堆叠和互联，大大减小了功能件的面积并增加了其可靠性，越来越成为该产业未来发展的方向。

然而对于通信行业来讲，高频的射频芯片逐渐替代了原来的低频产品，这样射频芯片与射频芯片之间，射频芯片与其他功能芯片之间以及射频系统级模块跟其他射频系统级模块之间的电磁波干扰问题就越来越被重视起来。

为了应对这个问题，电磁屏蔽层的增加是目前的主流手段，也是防止电磁波污染所必须的防护手段，一般IC芯片塑胶体是不导电的，对电磁场几乎没有屏蔽作用。目前比较多的是在封装体外面放置金属屏蔽罩，这种方式屏蔽性能好，但是比重大，占用面积大，成本高，且不耐腐蚀。

发明内容

本发明克服了现有技术的不足，提供晶圆级的壳体产量大成本低，适合大规模生产的射频芯片电磁屏蔽封装工艺。

本发明的技术方案如下：

一种晶圆级的射频芯片电磁屏蔽封装工艺，结构上包括顶层、中间层和底座，具体处理包括如下步骤：

101)底座处理步骤：通过光刻、刻蚀工艺在底座的上表面制作TSV孔，TSV孔直径范围在1um到1000um，深度在10um到1000um。在底座上方制作绝缘层，绝缘层厚度范围在10nm到100um之间，绝缘层上方制作种子层，种子层厚度范围在1nm到100um，种子层本身结构为一层或多层，种子层的金属材质采用钛、铜、铝、银、钯、金、铊、锡、镍中的一种或多种。通过电镀铜，使铜金属充满TSV孔，并在200到500度温度下密化，用CMP工艺去除底座表面铜。

对底座的另一面进行减薄，通过研磨、湿法腐蚀和干法刻蚀的工艺使铜柱另一端露出，在露出的铜柱的底座的表面覆盖绝缘层，绝缘层厚度范围在10nm到1000um，其材质采用氧化硅或者氮化硅，再通过光刻、刻蚀工艺在绝缘层表面开窗使铜柱露出。

将底座的上下两个表面制作RDL，其过程包括制作绝缘层，绝缘层厚度范围在10nm到1000um，绝缘层采用氧化硅或者氮化硅，再通过光刻、电镀工艺在两个表面制作RDL。RDL包括走线、键合和电磁屏蔽用的金属层。接着再次通过光刻、电镀工艺在两个表面制作键合金属即形成焊盘，焊盘高度范围在10nm到1000um，键合金属采用铜，铝，镍，银，金，锡中的一种或几种，其本身结构为一层或多层，键合金属的厚度范围为10nm到1000um。

102)顶部处理步骤：将顶层进行步骤101)相同的处理，其中RDL只包括走线和键合。通过光刻、电镀工艺在顶层表面制作导电柱，导电柱高度高于顶层的厚度，导电柱高度范围在10nm到1000um之间，导电柱采用铜、铝、镍、银、金、锡中的一种或多种，导电柱本身结构为一层或多层。