[发明专利]沟槽型瞬态电压抑制器及其制作方法

说明书

本发明公开一种沟槽型瞬态电压抑制器及其制作方法，该制作方法通过对第一导电类型的第一衬底和第二导电类型的第二衬底进行刻蚀和热处理从而形成键合半导体结构，所述键合半导体结构包括键合设置的至少三个半导体柱，且相邻的两个所述半导体柱的导电类型相反；所述至少三个半导体柱包括用于与第一金属层连接的第一连接柱和用于与第二金属层连接的第二连接柱，及位于所述第一连接柱与所述第二连接柱之间的间隔柱。本发明所述沟槽型瞬态电压抑制器包括至少包括两个串联且对接的二极管，从而具有双向保护功能。所述键合半导体结构的PN结界面缺陷少，从而使得所述沟槽型瞬态电压抑制器漏电小，有效提升所述沟槽型瞬态电压抑制器的保护特性和可靠性。

技术领域

本发明涉及半导体技术领域，尤其是一种沟槽型瞬态电压抑制器及其制作方法。

背景技术

静电放电(Electro-Static Discharge，ESD)以及其他以电压浪涌形式随机出现的瞬态电压通常存在于各种电子器件中。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。

瞬态电压抑制器(TransientVoltage Suppressor，TVS)作为一种基于二极管形式的保护器件，其通常用来保护敏感电路免于遭受各种形式的瞬态高压的冲击。基于不同的应用，瞬态电压抑制器可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。

为了节省芯片面积并且获得更高的抗浪涌能力，沟槽型瞬态电压抑制器被广泛研究。沟槽型瞬态电压抑制器的结面形成于纵向的沟槽的侧壁，这样，在相同的芯片面积下，它有更多的有效结面积，即更强的放电能力。目前常用的沟槽型瞬态电压抑制器只能实现单向保护，如果需要进行双向保护需要将多个瞬态电压抑制器串联或并联在一起，但这样会增大器件面积和制造成本。

发明内容

本发明要解决的技术问题是提供一种低成本的、可实现双向保护的沟槽型瞬态电压抑制器。

为解决上述技术问题，本发明采用下述技术方案：该沟槽型瞬态电压抑制器包括：第一金属层和第二金属层；键合半导体结构，所述键合半导体结构包括键合设置的至少三个半导体柱，且相邻的两个所述半导体柱的导电类型相反；所述至少三个半导体柱包括用于与第一金属层连接的第一连接柱和用于与第二金属层连接的第二连接柱，及位于所述第一连接柱与所述第二连接柱之间的间隔柱。

本发明所述沟槽型瞬态电压抑制器包括由导电类型相反的两种半导体柱交错排布组成的键合半导体结构，且构成所述键合半导体结构的所述半导体柱又分为第一连接柱、第二连接柱及位于第一连接柱和第二连接柱之间的间隔柱，使得所述沟槽型瞬态电压抑制器至少包括两个串联且对接的二极管，从而具有双向保护功能。所述沟槽型瞬态电压抑制器中的二极管由所述键合半导体结构中的所述半导体构成，而所述半导体为键合设置在一起，使得所述二极管的PN结界面缺陷少，进而所述沟槽型瞬态电压抑制器漏电小，有效提升所述沟槽型瞬态电压抑制器的保护特性和可靠性。同时，本发明所述沟槽型瞬态电压抑制器还可以通过调节所述第一连接柱和所述第二连接柱的位置和数量来实现多组二极管并联，满足多路双向的保护需求。

相应地，本发明还提供所述沟槽型瞬态电压抑制器的制作方法，所述沟槽型瞬态电压抑制器的制作方法包括以下步骤：

S1：提供第一导电类型的第一衬底，从所述第一衬底的上表面刻蚀所述第一衬底并形成至少两个第一沟槽及至少一个位于所述第一沟槽之间的第一半导体柱；

S2：提供第二导电类型的第二衬底，从所述第二衬底的正面刻蚀所述第二衬底并形成对应所述第一半导体柱且与所述第一半导体柱相适配的第二沟槽及对应所述第一沟槽且与所述第一沟槽相适配的第二半导体柱；

S3：使得所述第二衬底的正面对准所述第一衬底的上表面，令所述第一半导体柱进入所述第二沟槽、所述第二半导体柱进入所述第一沟槽从而将所述第一衬底与所述第二衬底组合在一起；