[发明专利]对重要区域加强防护的芯片顶层金属防护层布线方法

说明书

本发明涉及芯片技术，信息安全等领域，为利用该方法可以提高顶层金属线走线密度，减小关键区域的屏蔽线失效面积，增加攻击者分析电路难度，达到对于芯片的关键区域进行重点保护的目的。能有效防止攻击者通过拍照分析反向工程，FIB等攻击手段获取芯片内部数据，提高芯片关键区域的安全系数。为此，本发明采取的技术方案是，对重要区域加强防护的芯片顶层金属防护层布线方法，先依据实际芯片大小规划布线区域面积和每个区域的防护水平，将顶层金属屏蔽层分成几个布线区域；再根据布线区域的安全系数将每个布线单元进行布线填充，每个区域中的走线数量根据安全等级的上升而递增。本发明主要应用于芯片设计制造场合。

技术领域

本发明涉及芯片技术，信息安全等领域，具体讲,涉及对重要区域加强防护的芯片顶层金属防护层布线方法。

背景技术

目前，信息安全问题日益突出，各个领域都对信息安全提出越来越高的要求。集成电路芯片作为信息系统核心组成部分，其安全性关系到整个信息系统的安全。随着微电子技术的不断进步，针对集成电路芯片的物理攻击手段不断被提出，芯片安全以及成为安全领域的一个重要研究命题。

与软件安全问题相比，硬件芯片安全是一个尚待开拓的领域。硬件攻击芯片的手段逐渐多样化，对于使用图像分析获取芯片内部结构，之后使用聚焦离子束(FIB，FocusedIon beam)修改电路的攻击，现有的防护手段主要是采用顶层金属防护层。在芯片的顶层采用一层或多层金属走线，屏蔽下方的单元及连线，隐藏关键电路，并起到迷惑的作用。并且在顶层金属走线中，一端通入检测信号，另一端进行对比检测，若发现信号出现偏差，可以说明检测到了攻击行为。但由于现有的顶层布线金属，走下形式单一，多为平行走线，蛇形走线，螺旋线等拓扑结构，连接关系简单，易被版图拍照分析或反向工程，使得防护层失效。

针对此类攻击，本专利提出一种新式的金属防护层布局布线方法，结合芯片的底层器件布局结构，对芯片的重要区域进行重点防护。将布线层分为几个不同安全等级的布线区域，并对不同区域的走线进行单独设计，提高了顶层金属防护层的安全性。

参考文献

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发明内容