[发明专利]半导体器件及其形成方法

说明书

本发明的实施例提供了一种半导体器件及其形成方法。实施例方法包括在半导体鳍上方并且沿着半导体鳍的侧壁沉积第一介电膜，半导体鳍从半导体衬底向上延伸。该方法还包括在第一介电膜上方沉积介电材料；使第一介电膜凹进至半导体鳍的顶面之下以限定伪鳍，伪鳍包括介电材料的上部；以及在半导体鳍和伪鳍上方并且沿着半导体鳍和伪鳍的侧壁形成栅极堆叠件。

技术领域

本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其形成方法。

背景技术

半导体器件用于诸如例如个人电脑、手机、数码相机和其它电子设备的各种电子应用中。通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体层以及使用光刻和蚀刻工艺图案化各个材料层以在半导体衬底上形成电路组件和元件来制造这些半导体器件。

半导体工业通过不断减小最小特征尺寸持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定的面积。然而，随着最小特征尺寸的减小，出现了应该解决的其它问题。

发明内容

根据本发明的一个方面，提供了一种形成半导体器件的方法，包括：在半导体鳍上方并且沿着所述半导体鳍的侧壁沉积第一介电膜，所述半导体鳍从半导体衬底向上延伸；在所述第一介电膜上方沉积介电材料；使所述第一介电膜凹进至所述半导体鳍的顶面之下以限定伪鳍，所述伪鳍包括所述介电材料的上部；以及在所述半导体鳍和所述伪鳍上方并且沿着所述半导体鳍和所述伪鳍的侧壁形成栅极堆叠件。

根据本发明的另一个方面，提供了一种半导体器件，包括：第一半导体鳍和第二半导体鳍，从半导体衬底向上延伸；隔离区域，包括第一介电膜，并且设置在所述第一半导体鳍和所述第二半导体鳍之间；伪鳍，从所述隔离区域向上延伸，其中，所述伪鳍包括从所述第一介电膜的最顶表面之下延伸至所述第一介电膜的最顶表面之上的第一介电材料；以及栅极堆叠件，设置在所述第一半导体鳍上方并且沿着所述第一半导体鳍的侧壁延伸、设置在所述第二半导体鳍上方并且沿着所述第二半导体鳍的侧壁延伸以及设置在所述伪鳍上方并且沿着所述伪鳍的侧壁延伸。

根据本发明的又一个方面，提供了一种形成半导体器件的方法，包括：在多个半导体鳍上方并且沿着所述多个半导体鳍的侧壁沉积第一介电膜；在所述第一介电膜上方沉积介电材料，其中，所述介电材料包括碳、金属或它们的组合，并且，所述介电材料沉积在所述多个半导体鳍中的相邻鳍之间；平坦化所述介电材料以暴露所述第一介电膜；使用蚀刻剂蚀刻所述第一介电膜，所述蚀刻剂以比蚀刻所述介电材料更快的速率蚀刻所述第一介电膜，其中，蚀刻所述第一介电膜限定在所述第一介电膜的顶面之上延伸的多个伪鳍，并且，所述多个伪鳍包括所述介电材料的至少部分；以及在所述多个半导体鳍上方并且沿着所述多个半导体鳍的侧壁以及在所述多个伪鳍上方并且沿着所述多个伪鳍的侧壁形成栅极堆叠件。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了根据一些实施例的三维视图中的FinFET的实例。

图2、图3、图4、图5、图6、图7A、图7B、图8、图9、图10A、图10B、图10C、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图16A、图16B、图16C、图17A、图17B和图17C示出了根据一些实施例的制造器件的中间阶段的各个视图。

图17D、图17E和图17F示出了根据一些可选实施例的器件的各个视图。

图18至图22示出了根据一些其可选实施例的制造器件的中间阶段的截面图。

图23至图27、图28A、图28B和图28C示出了根据一些可选实施例的制造器件的中间阶段的截面图。