[发明专利]半导体存储器及其制造方法

说明书

本发明属于半导体存储器技术领域，具体公开了一种半导体存储器，包括：半导体衬底，以及位于所述半导体衬底中的：至少一个栅沟槽；分别位于所述栅沟槽两侧的自上而下的n型漏区、p型基区和n型源区；位于所述栅沟槽中的一个控制栅结构和两个浮栅结构，所述两个浮栅结构分别位于所述栅沟槽的上部的两侧，所述控制栅结构覆盖所述栅沟槽的下部并且在所述栅沟槽的上部将所述两个浮栅浮栅结构隔离。本发明的半导体存储器在实现长电流沟道的同时可以维持很小的芯片面积，而且，本发明的半导体存储器可以采用自对准工艺制造，制程简单。

技术领域

本发明属于半导体存储器技术领域，特别是涉及一种垂直电流沟道的半导体存储器及其制造方法。

背景技术

图1是现有技术的一种半导体存储器的剖面结构示意图，如图1所示，现有技术的一种半导体存储器包括：半导体衬底100，位于半导体衬底100中的p型基区10，位于半导体衬底100中的n型源区11和n型漏区12，介于n型源区11和n型漏区12之间的p型基区10的表面部分为半导体存储器的电流沟道区，位于该电流沟道区之上的浮栅结构和控制栅结构。浮栅结构包括栅介质层13和浮栅14，浮栅14和栅介质层13位于靠近n型漏区12一侧的电流沟道区上方。控制栅结构包括绝缘介质层15和控制栅16，绝缘介质层15和控制栅16覆盖浮栅14并向n型源区11的一侧延伸至靠近n型源区11一侧的电流沟道区上方。

现有技术的如图1所示的半导体存储器，在编程时，对n型漏区12施加一个高电压，沟道热电子由电流沟道区注入到浮栅14内，在擦除时，控制栅16和浮栅14之间的高电位差产生强电场引发F-N隧穿，浮栅14中的电子被拉向控制栅16。为保证半导体存储器的性能，半导体存储器需要较长的电流沟道区长度，这使得半导体存储器的单元面积较大，不利于芯片向微型化的方向发展。

发明内容

有鉴于此，本发明的目的是提供一种半导体存储器及其制造方法，以解决现有技术中的半导体存储器的芯片面积较大的问题。

为达到本发明的上述目的，本发明提供了一种半导体存储器，包括：

半导体衬底，以及位于所述半导体衬底中的：

至少一个栅沟槽；

分别位于所述栅沟槽的两侧的自上而下的n型漏区、p型基区和n型源区；

位于所述栅沟槽中的一个控制栅结构和两个浮栅结构，所述两个浮栅结构分别位于所述栅沟槽的上部的两侧，所述控制栅结构覆盖所述栅沟槽的下部并且在所述栅沟槽的上部将所述两个浮栅浮栅结构隔离。

可选的，本发明的一种半导体存储器，所述浮栅结构包括栅介质层和浮栅，所述控制栅结构包括绝缘介质层和控制栅，所述浮栅通过所述栅介质层与所述半导体衬底隔离，所述控制栅通过所述绝缘介质层与所述浮栅和所述半导体衬底隔离。

可选的，本发明的一种半导体存储器，所述栅沟槽的上部的宽度大于所述栅沟槽的下部的宽度。

可选的，本发明的一种半导体存储器，所述两个浮栅结构分别位于所述栅沟槽的上部的两侧且介于所述栅沟槽的下部的侧壁与所述栅沟槽的上部的侧壁之间的宽度位置处。

可选的，本发明的一种半导体存储器，所述p型基区与所述n型源区均接源极电压。

可选的，本发明的一种半导体存储器，还包括位于所述p型基区与所述n型源区之间的p型掺杂区，所述p型掺杂区与所述n型源区形成pn结结构。

可选的，本发明的一种半导体存储器，还包括源极金属层，所述源极金属层嵌入至所述p型基区内，所述源极金属层将所述p型基区和所述n型源区引出接源极电压。

可选的，本发明的一种半导体存储器，所述n型源区向下延伸至所述栅沟槽的下方。

本发明还提供了一种半导体存储器的制造方法，包括：

提供一半导体衬底；