[发明专利]半导体存储器及其制造方法有效

专利信息
申请号: 201811130811.8 申请日: 2018-09-27
公开(公告)号: CN110957325B 公开(公告)日: 2022-04-19
发明(设计)人: 刘磊;刘伟;袁愿林;龚轶 申请(专利权)人: 苏州东微半导体股份有限公司
主分类号: H01L27/11521 分类号: H01L27/11521
代理公司: 北京品源专利代理有限公司 11332 代理人: 孟金喆
地址: 215028 江苏省苏州市苏州工业园区*** 国省代码: 江苏;32
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摘要:
搜索关键词: 半导体 存储器 及其 制造 方法
【权利要求书】:

1.一种半导体存储器,其特征在于,包括:

半导体衬底,以及位于所述半导体衬底中的:

至少一个栅沟槽;

分别位于所述栅沟槽两侧的自上而下的n型漏区、p型基区和n型源区;

位于所述栅沟槽中的一个控制栅结构和两个浮栅结构,所述两个浮栅结构分别位于所述栅沟槽的上部的两侧,所述控制栅结构覆盖所述栅沟槽的下部并且在所述栅沟槽的上部将所述两个浮栅结构隔离;

还包括位于所述p型基区与所述n型源区之间的p型掺杂区,所述p型掺杂区与所述n型源区形成pn结结构;

在所述p型基区与所述n型源区之间还形成有高掺杂浓度的p型掺杂区,所述p型掺杂区与所述n型源区之间形成pn结结构,所述n型源区与所述p型基区之间隧穿短接。

2.如权利要求1所述的一种半导体存储器,其特征在于,所述浮栅结构包括栅介质层和浮栅,所述控制栅结构包括绝缘介质层和控制栅,所述浮栅通过所述栅介质层与所述半导体衬底隔离,所述控制栅通过所述绝缘介质层与所述浮栅和所述半导体衬底隔离。

3.如权利要求1所述的一种半导体存储器,其特征在于,所述栅沟槽的上部的宽度大于所述栅沟槽的下部的宽度。

4.如权利要求3所述的一种半导体存储器,其特征在于,所述两个浮栅结构分别位于所述栅沟槽的上部的两侧且介于所述栅沟槽的下部的侧壁与上部的侧壁之间的宽度位置处。

5.如权利要求1所述的一种半导体存储器,其特征在于,所述p型基区与所述n型源区均接源极电压。

6.如权利要求5所述的一种半导体存储器,其特征在于,还包括源极金属层,所述源极金属层嵌入至所述p型基区内,所述源极金属层将所述p型基区和所述n型源区引出接源极电压。

7.如权利要求1所述的一种半导体存储器,其特征在于,所述n型源区向下延伸至所述栅沟槽的下方。

8.一种半导体存储器的制造方法,其特征在于,包括:

提供一半导体衬底;

在所述半导体衬底上形成硬掩膜层;

进行光刻定义出栅沟槽的位置;

进行各向异性刻蚀,在所述半导体衬底内形成第一沟槽;

进行各向同性刻蚀,增大所述第一沟槽的宽度和深度;

在所述第一沟槽的表面形成栅介质层;

淀积第一层导电薄膜并回刻,在所述第一沟槽的两侧分别形成浮栅;

刻蚀掉暴露的栅介质层并继续对所述半导体衬底进行各向异性刻蚀,在所述半导体衬底内形成位于所述第一沟槽下方的第二沟槽;

覆盖所述第二沟槽的表面和所述浮栅的暴露表面形成绝缘介质层;

淀积第二层导电薄膜并回刻,在所述第一沟槽和所述第二沟槽内形成控制栅,所述控制栅通过所述绝缘介质层与所述浮栅和所述半导体衬底隔离;

分别在所述栅沟槽两侧形成自上而下的n型漏区、p型基区和n型源区;

在所述p型基区与所述n型源区之间还形成有高掺杂浓度的p型掺杂区,所述p型掺杂区与所述n型源区之间形成pn结结构,所述n型源区与所述p型基区之间隧穿短接。

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