[发明专利]3D存储器件及其制造方法

说明书

本申请公开了一种3D存储器件及其制造方法。3D存储器件包括：叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；位于所述叠层结构的第一表面和第二表面上的多条导线；以及与所述叠层结构的所述第一表面和第二表面相邻的CMOS电路，其中，位于所述第一表面的所述多条导线至与所述第一表面相邻的CMOS电路，位于所述第二表面的所述多条导线连接至与所述第二表面相邻的CMOS电路。该3D存储器件采用分别与3D存储器件堆叠结构的第一表面和第二表面相邻的CMOS电路，可以降低布线密度，增加布线宽度、减小寄生电阻和寄生电容，提高存储密度和访问速度，从而提高3D存储器件的良率和可靠性。

技术领域

本发明涉及存储器技术领域，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用大量金属布线提供晶体管与CMOS电路的电连接。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，公共源线和位线分别位于堆叠结构的第一表面和第二表面，从而降低布线密度，以提高3D存储器件的良率和可靠性。

根据本发明的一方面，提供了一种3D存储器件，其特征在于，包括：叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；位于所述叠层结构的第一表面和第二表面上的多条导线；以及与所述叠层结构的所述第一表面和第二表面相邻的CMOS电路，其中，位于所述第一表面的所述多条导线至与所述第一表面相邻的CMOS电路，位于所述第二表面的所述多条导线连接至与所述第二表面相邻的CMOS电路。

优选地，所述多条导线包括多条位线和公共源线，所述多条位线位于所述叠层结构的第一表面和第二表面之一上，所述公共源线位于所述叠层结构的所述第一表面和第二表面另一个上。

优选地，还包括：贯穿所述叠层结构的多个沟道柱，所述多个沟道柱的一端分别连接到所述多条位线中的相应位线，另一端共同连接到所述公共源线。

优选地，所述多个沟道柱包括彼此相邻的第一组沟道柱和第二组沟道柱，所述第一组沟道柱相连接的所述多条位线位于所述叠层结构的所述第一表面上，所述第一组沟道柱相连接的所述公共源线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述多条位线位于所述叠层结构的所述第二表面上，所述第二组沟道柱相连接的所述公共源线位于所述叠层结构的所述第一表面上。5、根据权利要求1所述的3D存储器件，还包括：与所述第一表面和第二表面邻接的衬底，所述CMOS电路形成于所述衬底上。

优选地，还包括：连接结构，所述CMOS电路通过所述连接结构键合至所述第一表面和第二表面。

根据本发明的另一方面，提供了一种3D存储器件的制造方法，包括：形成叠层结构，所述叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；形成位于所述叠层结构的第一表面和第二表面上的多条导线；以及形成与所述叠层结构的所述第一表面和第二表面相邻的CMOS电路，其中，位于所述第一表面的所述多条导线至与所述第一表面相邻的CMOS电路，位于所述第二表面的所述多条导线连接至与所述第二表面相邻的CMOS电路。