[发明专利]半导体器件及其制备方法

说明书

本发明提供一种半导体器件及其制备方法，其半导体衬底中形成有U型鳍片，所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部中形成有第二源/漏区，所述竖直鳍片部的顶端部中形成有第一源/漏区；所述竖直鳍片部的侧壁上环绕有栅极，由此可以基于一个U型鳍片形成两个环栅晶体管，有利于增加栅极对沟道的控制力以及有效沟道长度，克服短沟道效应，进而有利于更小的特征尺寸和更高的集成度。

技术领域

本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制备方法。

背景技术

在半导体尤其是存储器领域，增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应；故通过改善存储单元结构，在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的一条有效途径。具有埋入式位线的垂直鳍式场效晶体管因其精简化的中段工艺(MOL)而逐渐成为下一4F²世代的主流(F代表光刻技术的最小线宽)。然而，于此同时，其前段工艺(FEOL)却日益复杂。

此外，正因为半导体元件的尺寸不断微型化，造成动态随机存取存储器(DRAM)的存储单元彼此的间距也更为紧密，这往往会导致非常强的字线-字线耦合效应(word line-word line coupling)，这会影响元件效能及可靠度，甚至造成DRAM的数据存取错误。

因此，需要一种新的半导体器件及其制备方法方案，在相同特征尺寸条件下减小存储单元所占面积，简化工艺，并增强栅极对沟道的控制力，改善短沟道效应，提高器件的电学性能以及集成度。

发明内容

本发明的目的在于提供一种半导体器件及其制备方法，在相同特征尺寸条件下减小存储单元所占面积，简化工艺，并增强栅极对沟道的控制力，改善短沟道效应，提高器件的电学性能以及集成度。

为了实现上述目的，本发明提供一种半导体器件，包括：

半导体衬底，所述半导体衬底具有至少一个U型鳍片，所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述水平鳍片部中形成有第二源/漏区，每个所述竖直鳍片部的顶端部中形成有第一源/漏区；以及，

栅极，环绕在所述竖直鳍片部的侧壁上。

可选地，所述半导体衬底还具有第二沟槽，所述第二沟槽沿所述第二方向延伸并暴露出所述U型鳍片沿所述第二方向延伸的侧壁，所述第一沟槽沿着第一方向的端部延伸至所述第二沟槽，以使所述第一沟槽和所述第二沟槽在所述第二沟槽的侧壁上连通，并且所述第一沟槽的底表面高于所述第二沟槽的底表面，以使包含所述第二源/漏区在内的所述水平鳍片部的侧壁暴露于所述第二沟槽中，所述第二沟槽中埋设有沿着第二方向延伸的埋入式导线，所述埋入式导线和所述第二源/漏区电连接。

可选地，所述U型鳍片的两个所述竖直鳍片部沿第一方向延伸且相背的侧壁外侧还有隔离沟槽，所述隔离沟槽的底表面与所述第一沟槽的底表面齐平，或者与所述第二沟槽的底表面齐平。

可选地，所述的半导体器件还包括导电接触结构，形成在所述第二沟槽中，并设置在所述埋入式导线和所述第二源/漏区之间，所述导电接触结构的一侧壁与所述第二源/漏区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面绝缘隔离。

可选地，所述的半导体器件还包括第一介质层，所述第一介质层填充在所述第二沟槽的底部上，所述埋入式导线位于所述第一介质层上，且所述埋入式导线通过所述第一介质层与所述半导体衬底绝缘隔离。