[发明专利]一种基于FDSOI的gg-NMOS器件

说明书

本发明实施例提供一种基于FDSOI的gg‑NMOS器件，包括：沟道区、P型衬底、埋氧区及N阱注入区；埋氧区形成于P型衬底的上部，沟道区形成于埋氧区的上部；N阱注入区形成于P型衬底的上部且N阱注入区与埋氧区连接，N阱注入区与沟道区的耦合面积大于零。本发明实施例通过在P型衬底上形成N阱注入区，能够减小触发电压，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。

技术领域

本发明实施例涉及静电保护领域，更具体地，涉及一种基于FDSOI的gg-NMOS器件。

背景技术

集成电路的静电放电(Electrostatic Discharge，ESD)现象是芯片在浮接的情况下，大量的电荷从外向内灌入集成电路的瞬时过程。由于集成电路芯片的内阻很低，当ESD现象发生时，会产生一个瞬时(耗时100～200纳秒，上升时间仅约0.1～10纳秒)、高峰值(几安培)的电流，并且产生大量焦耳热，从而会造成集成电路芯片失效问题。针对静电防护问题，通常会采用gg-NMOS器件。gg-NMOS(栅极接地的NMOS，Gate-Grounded NMOS)是ESD电路的基本组成元素。对于先进的FDSOI工艺来说，现有技术中在静电输入端V_ESD发生ESD冲击时，是基于雪崩击穿开启，因此有着相对较高的触发电压，并不能满足FDSOI工艺下内部核心电路的ESD设计窗口，不能提供有效的ESD保护。

发明内容

为了解决上述问题，本发明实施例提供一种克服上述问题或者至少部分地解决上述问题的基于FDSOI的gg-NMOS器件。

本发明实施例提供一种基于FDSOI的gg-NMOS器件，该器件包括：沟道区、P型衬底、埋氧区及N阱注入区；埋氧区形成于P型衬底的上部，沟道区形成于埋氧区的上部；N阱注入区形成于P型衬底的上部且N阱注入区与埋氧区连接，N阱注入区与沟道区的耦合面积大于零。

本发明实施例提供的基于FDSOI的gg-NMOS器件，通过在P型衬底上形成N阱注入区，因此，N阱注入区会与P型衬底在gg-NMOS器件下方形成PN结；由于P型衬底接触地面，因此电位置零，PN结接触处形成内建电势差；由于N阱注入区具有较高的电位，且N阱注入区的上部与埋氧区连接，因此，N阱注入区会通过埋氧区在沟道区处耦合电子，从而与现有技术中仅通过漏区在沟道底部耦合电子相比，能够耦合更多的电子，从而加强雪崩击穿效果，使得触发电压降低，从而满足FDSOI工艺下内部核心电路的ESD设计窗口，提供有效的ESD保护。并且，可以通过移动N阱注入区边界的位置来改变N阱注入区与沟道区的耦合面积，从而实现对触发电压的调节，从而满足不同的ESD防护需求。

应当理解的是，以上的一般描述和后文的细节描述是示例性和解释性的，并不能限制本发明实施例。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些图获得其他的附图。

图1为现有技术提供的基于FDSOI的gg-NMOS器件的结构示意图；

图2为本发明实施例提供的基于FDSOI的gg-NMOS器件的结构示意图；

图3为本发明实施例提供的基于FDSOI的gg-NMOS器件的TLP测试结果示意图。