[发明专利]一种基于FPGA的传输延时测试方法及装置

说明书

本发明提供了一种基于FPGA的传输延时测试方法及装置，通过两个周期不同的时钟模拟不断收紧的两个时钟相位，并由边沿同步检测单元确定两个时钟的有效时钟沿对齐的时刻，以及由信号接收确定单元确定快时钟采集不到慢时钟信号的时刻，然后根据由计数器在两个时钟有效时钟沿对齐至快时钟采集不到慢时钟信号的时间区间内所计得的数来计算两个时钟的相位差，再由计算得到的相位差结合慢时钟的周期来确定待测电路的传输延时，有效提升了传输延时测试的精确性，使得用户在FPGA应用时能够合理减少设计余量，可充分发挥FPGA芯片的使用性能。

技术领域

本发明涉及通信技术领域，尤其涉及一种基于FPGA的传输延时测试方法及装置。

背景技术

现场可编程门阵列FPGA(Field Programmable Gate Array)是一种半导体器件，内部包括了一些可重复编程的逻辑模块，主要包括了以下三个部分：可配置逻辑模块CLB(configurable logic block)，输入输出模块IOB(input/outputblock)和可编程互联线(programmable interconnect)。FPGA是以硬件描述语言(如Verilog)进行电路设计，然后通过EDA软件生成包含所有可编程逻辑模块配置信息的位流文件，将此位流下载到FPGA内部的配置内存单元，完成对CLBs，IOBs和可编程互联线等的配置，是现代IC设计验证的技术主流。

FPGA内部的每一个可编程逻辑模块，如CLB，IOB和可编程互联线等等，都会存在一段信号的传输延时，并且这些模块的延时会随FPGA芯片的制作工艺，工作电压，温度等的变化而变化，这导致了FPGA芯片内部信号的传输延时难以准确计算。EDA软件要将用户的设计转换成正确的FPGA位流配置信息，必须要满足用户的时序约束。通常情况下，制造商对FPGA的传输延时进行了测量和评估，在产品手册中提供了传输延时的最大值，用户根据此数值来进行设计开发，来确保FPGA在其他运行环境下的时序也都是收敛的。

一般地，制造商考虑最恶劣的条件来通过仿真的方法对FPGA的传输延时信息进行粗略评估，以保证生产出来的FPGA能够正确运行，而仿真所获得的最大传输延时信息与实际相比有很大的安全余量，这就导致了FPGA芯片不能够完全发挥自身的性能。另外，若设置的仿真条件有误，这样获取的延时信息与实际可能存在很大出入，导致EDA软件分析结果和实际的运行结果不一致。

发明内容

本发明提供了一种基于FPGA的传输延时测试方法及装置，以解决现有技术中基于最恶劣条件仿真所得的最大传输延时信息与实际相比具有较大的安全余量，所导致的FPGA芯片无法充分发挥使用性能的技术问题。

为了解决上述技术问题，本发明采用以下技术方案：

本发明提供了一种FPGA的传输延时测试方法，该FPGA的传输延时测试方法包括：

通过第一时钟驱动第一D触发器进行低电平信号和高电平信号的交替输出，并通过第二时钟驱动第二D触发器进行第一D触发器所输出的信号的接收；第一时钟的周期为T1，第二时钟的周期为T2，T1大于T2；

控制计数器以边沿同步检测单元所确定的第一时钟和第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的第二D触发器持续接收到第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对第二时钟输出的信号进行计数；

根据由计数器的计数所确定的第一时钟与第二时钟的相位差以及T1，确定第一D触发器与第二D触发器之间的待测路径的待测传输延时。

进一步地，第一时钟、第二时钟、第一D触发器、第二D触发器、计数器、边沿检测单元以及信号接收确定单元集成在单块FPGA芯片中。

进一步地，边沿同步检测单元包括：第三D触发器、第四D触发器以及第五D触发器，第三D触发器和第四D触发器分别由第一时钟和第二时钟驱动；