[发明专利]一种基于FPGA的传输延时测试方法及装置

权利要求书

1.一种基于FPGA的传输延时测试方法，其特征在于，所述基于FPGA的传输延时测试方法包括：

通过第一时钟驱动第一D触发器进行低电平信号和高电平信号的交替输出，并通过第二时钟驱动第二D触发器进行所述第一D触发器所输出的信号的接收；所述第一时钟的周期为T1，所述第二时钟的周期为T2，所述T1大于T2；

控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数；

根据由所述计数器的计数所确定的所述第一时钟与所述第二时钟的相位差以及所述T1，确定所述第一D触发器与所述第二D触发器之间的待测路径的待测传输延时。

2.如权利要求1所述的传输延时测试方法，其特征在于，所述第一时钟、第二时钟、第一D触发器、第二D触发器、计数器、边沿同步检测单元以及信号接收确定单元集成在单块FPGA芯片中。

3.如权利要求1所述的传输延时测试方法，其特征在于，所述边沿同步检测单元包括：第三D触发器、第四D触发器以及第五D触发器，所述第三D触发器和所述第四D触发器分别由所述第一时钟和所述第二时钟驱动；

所述控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数包括：

通过所述第五D触发器分别接收所述第三D触发器和所述第四D触发器输出的信号，并在所述第五D触发器随着所述第二时钟的有效时钟沿的前移，根据所接收到的信号控制自身所输出的信号由高电平信号翻转至低电平信号时，确定当前时刻为所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻；

控制计数器以所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数。

4.如权利要求1所述的传输延时测试方法，其特征在于，所述信号接收确定单元包括：异或门以及接收所述异或门输出的信号的第六D触发器，所述第六D触发器被所述第二时钟驱动；

所述控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻，以及以信号接收确定单元所确定的所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，对所述第二时钟输出的信号进行计数包括：

控制计数器以边沿同步检测单元所确定的所述第一时钟和所述第二时钟的有效时钟沿对齐的时刻为计数起始时刻开始对所述第二时钟输出的信号进行计数；

通过所述异或门从所述第二D触发器接收所述第二D触发器的D端口信号和Q端口信号，并在所述第六D触发器接收到所述异或门输出的高电平信号以及被所述第二时钟触发而输出高电平信号时，确定当前时刻为所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻；

控制所述计数器以所述第二D触发器持续接收到所述第一D触发器发送过来的信号终止时的时刻为计数终止时刻，而停止对所述第二时钟输出的信号进行计数。