[发明专利]基于FPGA实现的上位机与InterBus模块的通讯结构及通讯方法

说明书

本发明公开了一种FPGA实现的上位机与InterBus模块的通讯结构及通讯方法，包括PCIE接口、FPGA主板以及InterBus模块，PCIE接口连接FPGA主板和上位机的PCIE插槽；InterBus模块与外接设备实现通讯，通过DPRAM并行接口模块连接FPGA主板；FPGA主板对上位机发出的数据包进行解包，再经DPRAM并行接口模块传输至InterBus模块，反之，InterBus模块将数据包经DPRAM并行接口模块传输至FPGA主板，FPGA主板按照需要进行封包，并将封包后的数据经PCIE接口传输至上位机；本方案可以大大的缩短了传输时间和抖动时间。

技术领域

本发明涉及通信接口设计领域，具体而言，涉及一种基于FPGA实现的上位机与InterBus模块的通讯结构及通讯方法。

背景技术

工业现场领域设备和设备之间的通信，存在着大量的数据交互，以及不同类型的总线接口，其中一种InterBus总线协议，它是一个传感器/调节器总线系统，特别适用于工业用途，能够提供从控制级设备至底层限定开关的一致的网络互联，尤其是应用于机器人通讯过程，机器人与工控机之间的通讯是通过InterBus总线完成的，例如Phoenix的IBSPCI RI-LK就是实现这种功能，但这种接口存在传输时间比长，传输速率比低，延时抖动大等问题。

PCI-Express(peripheral component interconnect express)是一种高速串行计算机扩展总线标准，旨在替代旧的PCI，PCI-X和AGP总线标准,属于高速串行点对点双通道高带宽传输，所连接的设备分配独享通道带宽，不共享总线带宽，现有技术中InterBus无法直接连接PCIE,本技术方案旨在构建InterBus与PCIE之间的通讯，缩短数据传输时间和抖动时间。

发明内容

为了解决上述问题，本发明提出了一种FPGA实现的上位机与InterBus模块的通讯结构及通讯方法，可以大大的缩短了传输时间和抖动时间，现有技术中整块板卡链路传输时间为10～20毫秒，抖动时间为10毫秒左右，本方案中数据链路传输时间仅为1～2毫秒，抖动时间仅1毫秒左右。

本方案如下：一种基于FPGA实现的上位机与InterBus模块的通讯结构，包括PCIE接口、FPGA主板以及InterBus模块，所述PCIE接口连接FPGA主板和上位机的PCIE插槽；

所述InterBus模块与带有InterBus插口的外接设备实现通讯，其包括DPRAM并行接口模块，所述DPRAM并行接口模块连接所述FPGA主板；

所述上位机将包含指令的数据包经PCIE接口传送至FPGA主板，所述FPGA主板对接收到的所述上位机发出的数据包进行解包，再经DPRAM并行接口模块传输至InterBus模块，所述InterBus模块将接收到的数据包按照需要封包后传输至外接设备；

或者，所述外接设备将包含指令的数据包传输至InterBus模块，所述InterBus模块将接收到的数据包进行解包，经DPRAM并行接口模块传输至FPGA主板，所述FPGA主板对接收到的所述DPRAM并行接口模块传输的数据包进行解析，然后按照所需的格式进行封包，并能将封包后的数据经PCIE接口传输至上位机。

进一步，所述FPGA主板包含PCIE IP核和对PCIE IP核的控制单元；

所述PCIE IP核内实现了三层协议，分别为事务层(TLP)、数据链路层(DLLP)和物理层(PL)；

所述PCIE IP核的控制单元包括基于TLP的解包模块和封包模块，用于实现对数据包的解包功能和TLP封包功能；

进一步，所述上位机通过PCIE接口完成对FPGA主板的信息配置和数据的读操作，FPGA主板通过PCIE接口完成中断产生和数据写操作。