[发明专利]基于FPGA实现的上位机与InterBus模块的通讯结构及通讯方法

权利要求书

1.一种基于FPGA实现的上位机与InterBus模块的通讯结构，其特征在于：包括PCIE接口、FPGA主板以及InterBus模块，所述PCIE接口连接FPGA主板和上位机的PCIE插槽；

所述InterBus模块与带有InterBus插口的外接设备实现通讯，其包括DPRAM并行接口模块，所述DPRAM并行接口模块连接所述FPGA主板；

所述上位机将包含指令的数据包经PCIE接口传送至FPGA主板，所述FPGA主板对接收到的所述上位机发出的数据包进行解包，再经DPRAM并行接口模块传输至InterBus模块，所述InterBus模块将接收到的数据包按照需要封包后传输至外接设备；

或者，所述外接设备将包含指令的数据包传输至InterBus模块，所述InterBus模块将接收到的数据包进行解包，经DPRAM并行接口模块传输至FPGA主板，所述FPGA主板对接收到的所述DPRAM并行接口模块传输的数据包进行解析，然后按照所需的格式进行封包，并能将封包后的数据经PCIE接口传输至上位机。

2.如权利要求1所述基于FPGA实现的上位机与InterBus模块的通讯结构，其特征在于：所述FPGA主板包含PCIE IP核和对PCIE IP核的控制单元；

所述PCIE IP核内实现了三层协议，分别为事务层、数据链路层和物理层；

所述PCIE IP核的控制单元包括基于TLP的解包模块和封包模块，用于实现对数据包的解包功能和TLP封包功能；

3.如权利要求1所述基于FPGA实现的上位机与InterBus模块的通讯结构，其特征在于：所述上位机通过PCIE接口完成对FPGA主板的信息配置和数据的读操作，FPGA主板通过PCIE接口完成中断产生和数据写操作。

4.如权利要求1所述基于FPGA实现的上位机与InterBus模块的通讯结构，其特征在于：DPRAM并行接口模块的信号包括输出使能、片选使能、读写选择、数据输入输出、地址信号、中断信号以及忙信号；上述信号分为两组，一组供InterBus模块使用，另一组供PCIE模块使用。

5.如权利要求1所述基于FPGA实现的上位机与InterBus模块的通讯结构，其特征在于：所述DPRAM并行接口模块的读时序实现方式为：先给出地址信号，随后给出片选和输出使能信号；在满足芯片使能访问时间后无效片选和输出使能信号，同时读取出有效数据，完成一次读操作；

所述DPRAM并行接口模块的写时序的实现方式为：先给出地址、数据、输出使能和片选使能信号，在等待地址建立时间后，选择写有效信号。

6.如权利要求1所述基于FPGA实现的上位机与InterBus模块的通讯结构，其特征在于：所述InterBus模块还包括控制器模块、InterBus总线解析/发送模块；所述控制器模块分别与InterBus总线解析/发送模块、DPRAM并行接口模块相连；所述InterBus总线解析/发送模块连接外界设备的InterBus接口。

7.如权利要求6所述基于FPGA实现的上位机与InterBus模块的通讯结构，其特征在于：所述InterBus总线解析/发送模块接收外部设备发出的外界设备数据包，并传输到所述控制器模块，控制器模块通过内部总线把数据写入到DPRAM并行接口模块中，并通知FPGA主板通过DPRAM并行接口模块的并行接口将数据取走。