[发明专利]提高三维NAND闪存存储器可靠性的数据写入方法

说明书

一种提高三维NAND闪存存储器可靠性的数据写入方法，基于三维架构NAND闪存存储器，在写入数据之前，预先对数据存储区域写入一组特殊数据后进行擦除，之后再执行数据写入操作；所述特殊数据分为两种形式，一种是与待存储数据完全相同的数据，一种是使存储单元相同状态的数据。对数据保持特性要求的不同，划分不同的存储区域进行不同的动作操作。实验证明，连续写入两次相同的数据，减少三维NAND闪存存储器的错误率效果最佳，保持特性也较好。本发明不仅适用于没有使用过的存储区域，还适用于进行多次擦除、写入操作的区域，用此方法也可以减少约百分之三十以上的错误数据。当对数据进行保持操作后，得到错误率也相对于普通方法大大减小，提高了可靠性。

技术领域

本发明涉及一种用于减少三维NAND闪存存储器错误率及改善其保持特性的方法，属于闪存存储器可靠性技术领域。

背景技术

NAND型和NOR型是闪存存储器的主要类型。NAND闪存可以达到高存储密度，并且写入和擦除的速度也很快。随着信息产业的不断发展进步，半导体存储器的市场需求持续增长，NAND闪存存储器的市场需求也呈现出了高速发展的态势。

NAND闪存存储器在市场上的需要日益增加的同时，NAND闪存在技术上也在不断发展。NAND闪存存储器根据存储在每个存储单元中的位数分为SLC、MLC、TLC等几种架构，并且仍在不断发展。器件尺寸的缩小，位成本的降低，从而降低了二维NAND闪存存储器的可靠性。高可靠性的NAND闪存存储器对于NAND闪存存储器应用至关重要。

在工艺特征尺寸小于32纳米以后，随着浮栅存储器尺寸的不断缩小，多晶硅浮栅和电荷隧穿氧化层的厚度不断地减薄，传统浮栅型存储器的局限性就会越来越突出，二维NAND闪存存储器的问题越来越多，业界开始着眼于三维NAND闪存存储器的发展。

图1给出了三维NAND闪存存储器的结构，由里至外依次为核心介质层、多晶硅沟道、隧穿氧化层、电荷俘获层和阻挡氧化层。图1中左侧是三维立体结构,属于Bit CostScalable(BICS)结构，BICS工艺使用了先栅极的工艺，交替沉积氧化物层和多晶硅层，后在堆叠层中形成一个通道孔，并填充氧化物-氮化物-氧化物和多晶硅实现。每个单元的基本结构是SONOS(控制栅-阻挡氧化层-电荷俘获层-隧穿氧化层-通道)结构。图1中右侧是BICS横截面图，包括：控制栅、阻挡氧化层、电荷俘获层、隧穿氧化层和多晶硅环形沟道层。在写入状态时，电荷存储在电荷俘获层的陷阱中。

图2给出了TLC 3D NAND的阈值电压分布图。根据存储在每个存储单元中的位数，主要分为三种读写方式单值存储(SLC)、多值存储(MLC)和三值存储(TLC)，而四值存储(QLC)在三维立体闪存存储器中也得到了应用。随着生产工艺的提高，NAND闪存存储器在迎来单位存储成本大幅降低的同时，也面临着越来越严重的可靠性问题。三维TLC NAND闪存有三种不同的页面类型，即LSB，CSB和MSB。TLC NAND闪存包含八个分配级别(擦除，A，B......G)，如图2所示。可靠性问题是三维NAND存储器所面临的重要问题，所以本发明用来提高TLC 3D NAND的可靠性。

图3给出了TLC 3D NAND的BER与编程/擦除循环次数和保持时间的关系。器件的可靠性是一个非常值得研究和关注的话题。随着NAND闪存存储器使用过程中编程/擦除循环次数的不断增加，其发生错误的概率将呈现出非线性的快速增长。图中具体的关系为：蓝色曲线是编程/擦除循环次数为1，500，1000，2000之后错误率(BER)的变化，由图可知，随着循环次数的增加，BER呈现非线性的快速增长。数据保持问题是存储单元的阈值电压随数据贮存时间增长而发生改变的物理现象，该物理现象则是由隧道氧化物发生不可避免的电荷捕获而造成。红色曲线便是编程/擦除循环次数为1，500，1000，2000后保持12个小时BER的变化，由图3可知，较数据保持之前，BER明显的增长。