[发明专利]存储芯片测试电路装置和测试方法

说明书

本发明提供了一种存储芯片测试电路装置以及方法，第一存储阵列输出的第一测试数据通过第一压缩电路进行压缩，生成第一压缩数据。第二存储阵列输出的第二测试数据通过第二压缩电路进行压缩，生成第二压缩数据。利用第三压缩电路对第一压缩数据和第二压缩数据进行再次压缩，生成第三压缩数据。不仅可以将生成的第一压缩数据输出，还可以通过多路复用器选择输出第二压缩数据和第三压缩数据中的一种。不仅能够得到存储芯片是否失效的检测结论，还可以得到存储芯片中第一存储阵列以及第二存储阵列失效的检测结论，精确定位失效位置。测试机通过连接一个端口能够得到存储芯片以及存储阵列的失效情况，提高了测试效率。

技术领域

本发明涉及半导体集成电路技术领域，具体涉及一种存储芯片测试电路装置以及测试方法。

背景技术

随着集成电路制造工艺的发展，由多个存储阵列构成的存储芯片的电路测试面临测试数据量大和测试功耗过高的问题。通常对测试数据进行压缩来解决测试数据量的问题。数据压缩是指在不丢失信息的前提下，缩减数据量以减少存储空间，提高其传输、存储和处理效率的一种技术，或者指按照一定的算法对数据进行重新组织，减少数据的冗余和存储的空间。

在存储芯片的测试模式下，每个存储阵列能够输出测试数据，目的是测试存储阵列的功能是否正常。如图1所示，将每个存储阵列10输出的测试数据分别经过四个一级异或门20进行第一次数据压缩，生成压缩数据D0～D3，再将各存储阵列10的压缩数据D0～D3共同经过二级异或门30进行第二次数据压缩，得到的输出结果用位元F表示，通过位元F来判断每个存储阵列10输出的测试数据是否有效。

然而，采用此种方法的缺点有两个：第一，无法判断哪一个存储阵列输出的测试数据包含有异常数据；第二，当所有存储阵列输出的测试数据均有异常。经过两次压缩后得到的输出结果判定所有存储阵列输出的测试数据并无异常，与实际并不符合。例如，当每一个存储阵列输出的测试数据均包含有异常数时，经过第一次压缩之后输出的D0～D3均为1，D0～D3经过第二次压缩后输出的位元F为0，此时，位元F判定压缩数据D0～D3无异常，进而判定所有的存储阵列输出的测试数据均无异常，显然与实际不符合。

在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。

发明内容

本发明提供一种存储芯片测试电路装置以及测试方法，以克服或缓解背景技术中存在的一个或者更多个问题，至少提供一种有益的选择。

作为本发明的一个方面，提供了一种存储芯片测试电路装置，包括安装在存储芯片内的第一压缩电路组件、第二压缩电路组件、第三压缩电路以及多路复用器；

所述第一压缩电路组件包括第一压缩电路，所述第二压缩电路组件包括第二压缩电路；

所述存储芯片中的存储阵列组合内设有第一存储阵列和第二存储阵列，所述第一存储阵列用于读取初始数据，并输出第一测试数据，所述第二存储阵列用于读取所述初始数据，并输出第二测试数据；

所述第一压缩电路组件用于压缩所述第一测试数据以生成第一压缩数据，

所述第一压缩电路组件包括连接至所述第一存储阵列的第一输入端、用于多路输出所述第一压缩数据的第一输出端和第二输出端，所述第二输出端连接至所述第三压缩电路；

所述第二压缩电路组件用于压缩所述第二测试数据以生成第二压缩数据，所述第二压缩电路组件包括连接至所述第二存储阵列的第二输入端、用于多路输出所述第二压缩数据的第三输出端和第四输出端，所述第三输出端连接至所述多路复用器，所述第四输出端连接至所述第三压缩电路；

所述第三压缩电路用于压缩所述第一压缩数据和所述第二压缩数据以生成第三压缩数据，所述第三压缩电路包括连接至所述多路复用器的第五输出端(303)，以输出所述第三压缩数据至所述多路复用器；