[发明专利]一种基于双S核的8-bitAES电路

说明书

本发明公开了一种基于双S核的8‑bitAES电路，属于保密或安全通信装置的技术领域。该电路面向IoT应用，与传统128‑bit AES电路相比，采用了8比特的数据路径，通过充分利用串行处理和部分并行处理来降低电路面积与功耗，提高能量效率。电路包括：数据处理模块、密钥扩展模块、控制模块、密钥加模块。双S核的设计使数据处理模块和密钥扩展模块可以并行执行，数据处理模块充分利用S核不被密钥扩展模块调用的空闲时间，降低周期数，提高吞吐率。同时，移位操作采用寄存器到寄存器的方式实现，减少了中间寄存器，进一步降低了电路面积。

技术领域

本发明公开了一种基于双S核的8-bitAES电路，属于保密或安全通信装置的技术领域。

背景技术

随着物联网(Internet of Things，IoT)技术的迅速发展，市场对物联网芯片的需求也越来越多。就物联网的安全性需求而言，由于存在大量的信息交互，数据安全是物联网中很重要的一个问题。

为了保障信息安全，加密算法被广泛地应用在片上系统(System on a Chip，SoC)中，其中最具代表性的是高级加密算法(Advanced Encryption Standard，AES)。AES算法也称为Rijndael算法是一种对称分组密码算法，数据以128位的块进行加密和解密。

传统128-bit AES采用的是16字节的128位数据路径，64个布线轨道用于行移位置换，以实现单周期轮延迟和10周期的迭代。然而，这些并行操作导致的大面积开销和能量消耗使得它们不适合在受电池电量约束的移动和可穿戴系统以及IoT领域使用。

由于物联网领域对数据加密有迫切需求，同时128-bit AES的面积和功耗已经无法满足轻量级设备的使用，8-bit AES逐渐受到了重视。面向IoT应用的8-bit AES采用了8比特的数据路径，与传统128-bit AES电路相比，通过充分利用串行处理和部分并行处理来降低电路面积与功耗来提高能量效率，其中一个重要的模块S-box通过非线性变化完成字节替代变换功能。数据路径为8-bit的AES电路将S-Box数量减少至只剩一个或者两个，即，通过减少组合逻辑来降低功耗并减小面积，但是实现加密运算的周期明显增多，吞吐率大大降低。

发明内容

本发明的发明目的是针对上述背景技术的不足，提供了一种基于双S核的8-bitAES电路，在双S核的电路架构下，通过合理划分密钥扩展模块的运算周期将S-Box运算集中在前期处理周期，使得密钥扩展模块调用的S-Box核在后期处理周期空闲，数据处理模块通过调用空闲的S-Box核分担已调用S-Box的运算任务，通过并行处理数据处理和密钥扩展，以较短的运算周期实现了8-bitAES电路吞吐率的提高，解决了传统128-bitAES电路功耗面积大、传统8-bit AES电路加密运算周期过长的技术问题。

本发明为实现上述发明目的采用如下技术方案：

一种基于双S核的8-bitAES电路包括：数据处理模块、密钥扩展模块、控制模块、密钥加模块；

数据处理模块，在第一至第四周期内调用一个S-Box核对中间数据的四个字节进行S-Box运算并完成循环移位运算，在第五至第十一周期内调用两个S-Box核对中间数据的其余十二个字节进行S-Box运算并完成其余十二个字节的循环移位运算以及所有字节的列混合运算，生成新的中间数据，

密钥扩展模块，在第一至第四周期内共享数据处理模块正在调用的S-Box核对所有字节进行S-Box运算并完成循环移位运算，在第五至第十一周期内对移位后的扩展密钥进行异或运算，生成新的扩展密钥，

密钥加模块，对数据处理模块产生的中间数据和密钥扩展模块更新的扩展密钥进行异或运算产生下一轮的中间数据或者密文，