[发明专利]一种半导体结构

说明书

本申请公开了一种半导体结构，该半导体结构包括：堆叠的第一芯片和第二芯片；所述第一芯片和第二芯片均包括器件和接地线，所述第一芯片的接地线与第二芯片的接地线电连接；所述第二芯片还包括用于进行信号传输的焊垫，所述焊垫与所述第二芯片的接地线电连接。在静电放电时，无需在半导体结构的静电放电路径上增加局部二极管对附近的器件进行局部保护，而且，用于连接不同芯片上的接地线的连接结构不会增加芯片的寄生电容，所以，本申请提供的半导体结构，能够在不增加芯片版图面积、不增加芯片成本以及不影响高速信号完整性的前提下，提供静电放电保护。

技术领域

本申请涉及芯片的静电放电技术领域，尤其涉及一种半导体结构。

背景技术

集成电路很容易受到静电放电损害，这种损害可能于制造过程中、运输中或不可操控的情况或使用环境下发生。许多静电放电标准，如人体放电模式(Human Body Model，HBM)、机器放电模式(Machine Model，MM)，及充电组件模式(Charged Device Model，CDM)，已被建立用来确认电子设备于制造过程中的性能与强健性。

半导体结构存在静电放电风险，作为示例，半导体结构通常通过CDM(ChargedDevice Model，充电组件模式)进行静电放电。为了降低半导体结构存在的静电放电风险，现有的一种半导体结构结构是在半导体结构的静电放电路径上增加局部二极管对附近的器件进行局部保护，然而局部二极管的增加，会导致半导体结构的整个版图面积增加，而版图面积的增加会导致芯片成本升高，而且，对于高速信号，增加的局部二极管引入的寄生电容会影响高速信号的完整性。

发明内容

有鉴于此，本申请提供了一种半导体结构，以在不增加芯片版图面积、不增加芯片成本以及不影响高速信号完整性的前提下，提供静电放电保护。

为了解决上述技术问题，本申请采用了如下技术方案：

本申请的第一方面提供了一种半导体结构，包括：

堆叠的第一芯片和第二芯片；

所述第一芯片和第二芯片均包括器件和接地线，所述第一芯片的接地线与第二芯片的接地线电连接；

所述第二芯片还包括用于进行信号传输的焊垫，所述焊垫与所述第二芯片的接地线电连接。

可选地，所述第一芯片、第二芯片均还包括位于芯片表层的导电插塞，所述第一芯片、第二芯片中的导电插塞与其所在芯片的接地线电连接，所述第一芯片的导电插塞与第二芯片的导电插塞电连接。

可选地，所述第一芯片、第二芯片均包括衬底和位于所述衬底上的若干层互连线，所述若干层互连线中的至少一层互连线作为所述接地线。

可选地，所述第一芯片、第二芯片中，其中之一为存储芯片、另一为外围电路芯片。

可选地，所述第一芯片的器件与第二芯片的器件电连接。

可选地，所述第一芯片的接地线和所述第二芯片的接地线之间还连接有电源嵌位电路。

可选地，所述接地线均匀分布在其所属芯片的内部、四周或单边。

可选地，所述接地线的总宽度不小于5微米。

可选地，所述第一芯片或第二芯片中的导电插塞的总数量不少于10。

可选地，所述半导体结构还包括用于保护半导体结构内部结构的封装体。

本申请的第二方面提供了一种半导体结构，包括：

若干堆叠的芯片，所述芯片均包括器件、电连接的接地线和用于进行信号传输的焊垫；

公共接地环，与所述芯片的焊垫电连接。