[发明专利]半导体器件及其形成方法

说明书

一种半导体器件及其形成方法，其中，所述形成方法包括：提供半导体衬底，所述半导体衬底上具有鳍部、覆盖鳍部部分侧壁的隔离结构、以及横跨鳍部且覆盖部分隔离结构的伪栅极结构；在所述鳍部侧壁表面形成第一侧墙；在所述第一侧墙侧壁表面形成阻挡层；形成所述阻挡层之后，在伪栅极结构两侧的鳍部内形成凹槽，所述凹槽暴露出所述第一侧墙；在所述凹槽内形成源漏掺杂层。所述阻挡层能够稳定位于隔离结构表面，且对其覆盖的第一侧墙起到较好的支撑作用，避免第一侧墙与隔离结构发生脱离，从而使形成的半导体器件性能较好。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。

背景技术

由于集成电路的制造向超大规模集成电路发展，其内部的电路密度越来越大，随着芯片中所含元件数量的不断增加，实际上就减少了表面连线的可用空间。这一问题的一种解决方法是采用多层金属导线设计，利用多层绝缘层和导电层相互叠加的多层连接，这就需要制作大量的导电插塞。

当元件的尺寸再进一步缩小，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，短沟道效应(short channel effect，简称SCE)日趋严重。为了克服器件的短沟道效应，现有其技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。现有技术采用在限定了区域的源漏掺杂区上形成导电插塞，避免相邻源漏掺杂区发生接触，以提高半导体器件的性能。

然而，采用现有技术形成源漏掺杂区时，用于限定形成源漏掺杂区范围的侧墙在预清洗工艺中容易与隔离结构发生脱离，从而形成的半导体器件性能较差。

发明内容

本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。

为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底上具有鳍部、覆盖鳍部部分侧壁的隔离结构、以及横跨鳍部且覆盖部分隔离结构的伪栅极结构；在所述鳍部侧壁表面形成第一侧墙；在所述第一侧墙侧壁表面形成阻挡层；形成所述阻挡层之后，在伪栅极结构两侧的鳍部内形成凹槽，所述凹槽暴露出所述第一侧墙；在所述凹槽内形成源漏掺杂层。

可选的，所述第一侧墙还覆盖伪栅极结构侧壁表面。

可选的，所述第一侧墙的形成方法包括：在所述隔离结构上、鳍部和伪栅极结构上形成第一侧墙材料层；回刻蚀所述第一侧墙材料层，直至暴露出所述鳍部顶部表面和伪栅极结构的顶部表面，形成覆盖所述鳍部侧壁表面和伪栅极结构侧壁表面的第一侧墙。

可选的，所述第一侧墙的材料包括：氧化硅、氮化硅、氮氧化硅、碳氮化硅或碳氮氧化硅；所述第一侧墙的厚度为：5纳米～15纳米。

可选的，所述阻挡层还覆盖伪栅极结构侧壁表面的第一侧墙。

可选的，所述阻挡层的形成方法包括：在所述隔离结构上、鳍部、伪栅极结构以及第一侧墙上形成阻挡材料层；回刻蚀所述阻挡材料层，直至暴露出所述鳍部的顶部表面和伪栅极结构的顶部表面，形成覆盖所述第一侧墙表面的阻挡层。

可选的，形成所述阻挡材料层的工艺包括原子层沉积工艺；所述原子层沉积工艺的参数包括：采用的气体包括SiH₂Cl₂和NH₃，SiH₂Cl₂和NH₃的流量为1500标准毫升/分钟～4000标准毫升/分钟，温度为200摄氏度～600摄氏度，压强为1毫托～10毫托，循环次数为5次～100次。

可选的，所述阻挡层的材料包括：氧化硅；所述阻挡层的厚度为：3纳米～10纳米。